JPH0439960A - Ｂｉ―ＭＯＳ半導体装置およびその製造方法 - Google Patents
Ｂｉ―ＭＯＳ半導体装置およびその製造方法Info
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- JPH0439960A JPH0439960A JP14821490A JP14821490A JPH0439960A JP H0439960 A JPH0439960 A JP H0439960A JP 14821490 A JP14821490 A JP 14821490A JP 14821490 A JP14821490 A JP 14821490A JP H0439960 A JPH0439960 A JP H0439960A
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- H01—ELECTRIC ELEMENTS
- H01B—CABLES; CONDUCTORS; INSULATORS; SELECTION OF MATERIALS FOR THEIR CONDUCTIVE, INSULATING OR DIELECTRIC PROPERTIES
- H01B3/00—Insulators or insulating bodies characterised by the insulating materials; Selection of materials for their insulating or dielectric properties
- H01B3/18—Insulators or insulating bodies characterised by the insulating materials; Selection of materials for their insulating or dielectric properties mainly consisting of organic substances
- H01B3/20—Insulators or insulating bodies characterised by the insulating materials; Selection of materials for their insulating or dielectric properties mainly consisting of organic substances liquids, e.g. oils
- H01B3/22—Insulators or insulating bodies characterised by the insulating materials; Selection of materials for their insulating or dielectric properties mainly consisting of organic substances liquids, e.g. oils hydrocarbons
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、Ｂｉ−ＭＯＳ半導体装置およびその製造方
法に関し、さらに詳しくは、半導体基板上のバイポーラ
トランジスタ領域に形成されるバイポーラトランジスタ
と、半導体基板上のＭＯＳ トランジスタ領域に形成さ
れるＭＯＳトランジスタとによって構成されたＢｉ−Ｍ
ＯＳ半導体装置およびその製造方法に係るものである。
法に関し、さらに詳しくは、半導体基板上のバイポーラ
トランジスタ領域に形成されるバイポーラトランジスタ
と、半導体基板上のＭＯＳ トランジスタ領域に形成さ
れるＭＯＳトランジスタとによって構成されたＢｉ−Ｍ
ＯＳ半導体装置およびその製造方法に係るものである。
一般に、論理回路において、少ない消費電力と速い動作
速度とを得るための半導体装置として、この場合、Ｎチ
ャネルとＰチャネルとの絶縁ゲート型電界効果トランジ
スタ（以下、それぞれＮＭＯＳトランジスタおよびＰＭ
ＯＳ トランジスタと呼ぶ）を含む相補型回路である０
ＭＯ３（Ｃｏｍｐｌｅｍｅｎｔａｒｙ−ＭＯＳ）トラン
ジスタに加えて、ＮＰＮ型バイポーラトランジスタを同
一半導体基板上に混在して配置させたＢｉ−ＣＭＯＳ半
導体装置が、従来からよ（知られており、さらに、異な
る論理閾値と電源電圧とを有する回路９例えば、Ｅ（１
：Ｌ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）
論理回路とＣＭＯＳ論理回路とを同一半導体基板上に構
成させたＢｉ−ＣＭＯＳ半導体装置もまた、従来からよ
く知られている。
速度とを得るための半導体装置として、この場合、Ｎチ
ャネルとＰチャネルとの絶縁ゲート型電界効果トランジ
スタ（以下、それぞれＮＭＯＳトランジスタおよびＰＭ
ＯＳ トランジスタと呼ぶ）を含む相補型回路である０
ＭＯ３（Ｃｏｍｐｌｅｍｅｎｔａｒｙ−ＭＯＳ）トラン
ジスタに加えて、ＮＰＮ型バイポーラトランジスタを同
一半導体基板上に混在して配置させたＢｉ−ＣＭＯＳ半
導体装置が、従来からよ（知られており、さらに、異な
る論理閾値と電源電圧とを有する回路９例えば、Ｅ（１
：Ｌ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）
論理回路とＣＭＯＳ論理回路とを同一半導体基板上に構
成させたＢｉ−ＣＭＯＳ半導体装置もまた、従来からよ
く知られている。
第３図は、このような従来のＢｉ−ＣＭＯＳ半導体装置
からなる半導体集積回路装置での概要構成の一部を模式
的に表わした断面図である。
からなる半導体集積回路装置での概要構成の一部を模式
的に表わした断面図である。
こＳで、この第３図に示す半導体集積回路装置は、同一
半導体基板上にあって、ＮＰＮ型バイポーラトランジス
タ１００と、ＰＭＯＳ トランジスタ２００およびＮＭ
ＯＳ トランジスタ３００からなるＣ１１ｌＯ３トラン
ジスタとをそれぞれに形成したものであって、当該半導
体集積回路装置の構成と、その製造方法につき、次に、
第４図（ａ）ないしくｄ）を参照して詳細に述べる。
半導体基板上にあって、ＮＰＮ型バイポーラトランジス
タ１００と、ＰＭＯＳ トランジスタ２００およびＮＭ
ＯＳ トランジスタ３００からなるＣ１１ｌＯ３トラン
ジスタとをそれぞれに形成したものであって、当該半導
体集積回路装置の構成と、その製造方法につき、次に、
第４図（ａ）ないしくｄ）を参照して詳細に述べる。
まず、Ｐ型半導体基板１上でのＮＰＮ型バイポーラトラ
ンジスタ１００を形成するバイポーラトランジスタ形成
領域Ａ、およびＰＭＯＳ トランジスタ２００とＮＭＯ
Ｓ トランジスタ３００とを形成する０ＭＯ３トランジ
スタ形成領域Ｂに対して、Ｎ型不純物を選択的にイオン
注入後、熱処理を施すことによって、Ｎ′″型埋め込み
層２ａ、 ２ｂを形成すると共に、バイポーラトランジ
スタ形成領域Ａに対応するＮ３型埋め込み層２ａをとり
囲むようにして、Ｐ型不純物を選択的にイオン注入後、
熱処理を施すことによって、当該バイポーラ１−ランジ
スタ形成領域Ａの分離領域としてのＰ型埋め込み層３を
形成する（第４図（ａ））。そして、これらの各Ｎ０型
埋め込み層２ａ、 ２ｂおよびＰ型埋め込み層３のそれ
ぞれを覆うようにしてＮ型エピタキシャル成長層４を形
成する（同図（ｂ））。
ンジスタ１００を形成するバイポーラトランジスタ形成
領域Ａ、およびＰＭＯＳ トランジスタ２００とＮＭＯ
Ｓ トランジスタ３００とを形成する０ＭＯ３トランジ
スタ形成領域Ｂに対して、Ｎ型不純物を選択的にイオン
注入後、熱処理を施すことによって、Ｎ′″型埋め込み
層２ａ、 ２ｂを形成すると共に、バイポーラトランジ
スタ形成領域Ａに対応するＮ３型埋め込み層２ａをとり
囲むようにして、Ｐ型不純物を選択的にイオン注入後、
熱処理を施すことによって、当該バイポーラ１−ランジ
スタ形成領域Ａの分離領域としてのＰ型埋め込み層３を
形成する（第４図（ａ））。そして、これらの各Ｎ０型
埋め込み層２ａ、 ２ｂおよびＰ型埋め込み層３のそれ
ぞれを覆うようにしてＮ型エピタキシャル成長層４を形
成する（同図（ｂ））。
ついで、前記Ｎ型エピタキシャル成長層４上での０ＭＯ
３トランジスタ形成領域Ｂ中のＮＭＯＳ トランジスタ
形成領域Ｂａ部分、およびバイポーラトランジスタ形成
領域Ａの分離領域となる部分に、Ｐ型不純物を選択的に
イオン注入後、熱処理を施すことによってＰ型ウェル領
域５． Ｐ型拡散領域６を形成するが、このようにして
残されたＮ型エピタキシャル成長層４上での０ＭＯ３ト
ランジスタ形成領域Ｂ中のＰＭＯＳ トランジスタ形成
領域Ｂｂ部分、およびバイポーラトランジスタ形成領域
Ａ部分のそれぞれがＮ型ウェル領域７ａ、 ７ｂとなる
。こＳで、当該各Ｎ型ウェル領域７ａ、 ７ｂについて
は、Ｐ型ウェル領域５の場合と同様に、Ｎ型不純物を選
択的にイオン注入後、熱処理を施すことによって形成し
、でもよい。そして、ＮＭＯＳ トランジスタ形成領域
ＢａでのＰ型ウェル領域５については、Ｎ型ウェル領域
７ｂおよびＮ４型埋め込み層２ｂによりＰ型半導体基板
１から分離されており、また、バイポーラトランジスタ
形成領域ＡのＮ型ウェル領域７ａについては、Ｐ型埋め
込み層３およびＰ型拡散領域６によってＰＭＯＳ トラ
ンジスタ形成領域ＢｂのＮ型ウェル領域７ｂと分離され
ている（同図（Ｃ））。さらに、所定の各位置部分にそ
れぞれ分離酸化膜８を選択的に形成する（同図（ｄ））
。
３トランジスタ形成領域Ｂ中のＮＭＯＳ トランジスタ
形成領域Ｂａ部分、およびバイポーラトランジスタ形成
領域Ａの分離領域となる部分に、Ｐ型不純物を選択的に
イオン注入後、熱処理を施すことによってＰ型ウェル領
域５． Ｐ型拡散領域６を形成するが、このようにして
残されたＮ型エピタキシャル成長層４上での０ＭＯ３ト
ランジスタ形成領域Ｂ中のＰＭＯＳ トランジスタ形成
領域Ｂｂ部分、およびバイポーラトランジスタ形成領域
Ａ部分のそれぞれがＮ型ウェル領域７ａ、 ７ｂとなる
。こＳで、当該各Ｎ型ウェル領域７ａ、 ７ｂについて
は、Ｐ型ウェル領域５の場合と同様に、Ｎ型不純物を選
択的にイオン注入後、熱処理を施すことによって形成し
、でもよい。そして、ＮＭＯＳ トランジスタ形成領域
ＢａでのＰ型ウェル領域５については、Ｎ型ウェル領域
７ｂおよびＮ４型埋め込み層２ｂによりＰ型半導体基板
１から分離されており、また、バイポーラトランジスタ
形成領域ＡのＮ型ウェル領域７ａについては、Ｐ型埋め
込み層３およびＰ型拡散領域６によってＰＭＯＳ トラ
ンジスタ形成領域ＢｂのＮ型ウェル領域７ｂと分離され
ている（同図（Ｃ））。さらに、所定の各位置部分にそ
れぞれ分離酸化膜８を選択的に形成する（同図（ｄ））
。
その後、第３図に示されているように、公知手段によっ
て、前記バイポーラトランジスタ形成領域ＡでのＮ型ウ
ェル領域７ａと、前記ＰＭＯ３トランジスタ形成領域Ｂ
ｂでのＮ型ウェル領域７ｂには、それぞれにコレクタ電
極領域であるＮ″″型拡散拡散層９成すると共に、バイ
ポーラトランジスタ形成領域Ａに対しては、ベース領域
を構成するＰ型拡散層１０、およびエミッタ領域を構成
するＮ型拡散層１１をそれぞれ選択的に形成してＮＰＮ
型バイポーラトランジスタ１００を構成し、また、ＮＭ
ＯＳ トランジスタ形成領域Ｂａに対しては、Ｐ型ウェ
ル領域５上にゲート酸化膜を介してゲート電極１２を設
け、かつその両側にＮ型ソース・ドレイン領域１３を形
成してＮＭＯＳ トランジスタ３００を構成し、さらに
、ＰＭＯＳトランジスタ形成領域Ｂｂに対しては、Ｎ型
ウェル領域７上にゲート酸化膜を介してゲート電極１４
を設け、かつその両側にＰ型ソース・ドレイン領域１５
を形成してＰＭＯ３トランジスタ２００を構成するもの
で、このようにして所期のＢｉ−ＣＭＯＳ半導体装置を
得るのである。
て、前記バイポーラトランジスタ形成領域ＡでのＮ型ウ
ェル領域７ａと、前記ＰＭＯ３トランジスタ形成領域Ｂ
ｂでのＮ型ウェル領域７ｂには、それぞれにコレクタ電
極領域であるＮ″″型拡散拡散層９成すると共に、バイ
ポーラトランジスタ形成領域Ａに対しては、ベース領域
を構成するＰ型拡散層１０、およびエミッタ領域を構成
するＮ型拡散層１１をそれぞれ選択的に形成してＮＰＮ
型バイポーラトランジスタ１００を構成し、また、ＮＭ
ＯＳ トランジスタ形成領域Ｂａに対しては、Ｐ型ウェ
ル領域５上にゲート酸化膜を介してゲート電極１２を設
け、かつその両側にＮ型ソース・ドレイン領域１３を形
成してＮＭＯＳ トランジスタ３００を構成し、さらに
、ＰＭＯＳトランジスタ形成領域Ｂｂに対しては、Ｎ型
ウェル領域７上にゲート酸化膜を介してゲート電極１４
を設け、かつその両側にＰ型ソース・ドレイン領域１５
を形成してＰＭＯ３トランジスタ２００を構成するもの
で、このようにして所期のＢｉ−ＣＭＯＳ半導体装置を
得るのである。
［発明が解決しようとする課題］
従来のＢｉ−ＣＭＯＳ半導体装置などのＢｉ−ＭＯＳ半
導体装置は、以上のように構成されており、結果的には
、ＮＭＯＳ トランジスタ３００のＮ型ソース・ドレイ
ン領域１３．Ｐ型ウェル領域５およびＮ０型埋め込み層
２ｂのそれぞれによって、こ１では、寄生のＮＰＮ ト
ランジスタが構成されることになる。
導体装置は、以上のように構成されており、結果的には
、ＮＭＯＳ トランジスタ３００のＮ型ソース・ドレイ
ン領域１３．Ｐ型ウェル領域５およびＮ０型埋め込み層
２ｂのそれぞれによって、こ１では、寄生のＮＰＮ ト
ランジスタが構成されることになる。
ところで、前記した従来装置の製造方法においては、Ｎ
１型埋め込み層２ｂの形成後に行なわれる熱処理のため
に、当該Ｎ゛型埋込み層２ｂからＰ型ウェル領域５中に
Ｎ型の不純物の拡散が生じて、このＮ３型埋め込み層２
ｂとの界面付近でのＰ型ウェル領域５のＰ型の不純物濃
度が薄くなるもので、これは、前記寄生ＮＰＮ トラン
ジスタでのベース領域の不純物濃度が薄（なることを意
味しており、この結果、当該寄生ＮＰＮ トランジスタ
の耐圧が低下する。
１型埋め込み層２ｂの形成後に行なわれる熱処理のため
に、当該Ｎ゛型埋込み層２ｂからＰ型ウェル領域５中に
Ｎ型の不純物の拡散が生じて、このＮ３型埋め込み層２
ｂとの界面付近でのＰ型ウェル領域５のＰ型の不純物濃
度が薄くなるもので、これは、前記寄生ＮＰＮ トラン
ジスタでのベース領域の不純物濃度が薄（なることを意
味しており、この結果、当該寄生ＮＰＮ トランジスタ
の耐圧が低下する。
そして、この耐圧低下を防止するためには、寄生ＮＰＮ
トランジスタのベース領域となるＰ型ウェル領域５の
厚さを厚く（例えば、４μｍ程度以上）すればよいので
あるが、一方で、Ｐ型ウェル領域５の厚さと、 ＮＰＮ
型バイポーラトランジスタ１００のコレクタ領域となる
Ｎ型ウェル領域７ａの厚さとが等しいので、単に、この
Ｐ型ウェル領域５の厚さを厚（するだけでは、当該コレ
クタ領域となるＮ型ウェル領域７の厚さも厚くなってし
まい、こＳでのＮＰＮ型バイポーラトランジスタ１００
の遮断周波数の低下などを招（ことになり、このために
装置自体の高性能化が図れないという問題点があった。
トランジスタのベース領域となるＰ型ウェル領域５の
厚さを厚く（例えば、４μｍ程度以上）すればよいので
あるが、一方で、Ｐ型ウェル領域５の厚さと、 ＮＰＮ
型バイポーラトランジスタ１００のコレクタ領域となる
Ｎ型ウェル領域７ａの厚さとが等しいので、単に、この
Ｐ型ウェル領域５の厚さを厚（するだけでは、当該コレ
クタ領域となるＮ型ウェル領域７の厚さも厚くなってし
まい、こＳでのＮＰＮ型バイポーラトランジスタ１００
の遮断周波数の低下などを招（ことになり、このために
装置自体の高性能化が図れないという問題点があった。
この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、ＭＯＳ ト
ランジスタ領域に形成される寄生ＮＰＮトランジスタの
耐圧を維持した状態で、同時にバイポーラトランジスタ
領域でのＮＰＮ型バイポーラトランジスタの高性能化を
図り得るようにした。
なされたもので、その目的とするところは、ＭＯＳ ト
ランジスタ領域に形成される寄生ＮＰＮトランジスタの
耐圧を維持した状態で、同時にバイポーラトランジスタ
領域でのＮＰＮ型バイポーラトランジスタの高性能化を
図り得るようにした。
この種のＢｉ−ＭＯＳ半導体装置およびその製造方法を
提供することである。
提供することである。
［課題を解決するための手段］
前記目的を達成するために、この発明に係るＢｉ−ＭＯ
Ｓ半導体装置およびその製造方法は、同一半導体基板上
にあって、バイポーラトランジスタ形成領域を、ＭＯＳ
トランジスタ形成領域での少なくともＮＭＯＳ トラ
ンジスタよりも低い平面部分に形成させるようにしたも
のである。
Ｓ半導体装置およびその製造方法は、同一半導体基板上
にあって、バイポーラトランジスタ形成領域を、ＭＯＳ
トランジスタ形成領域での少なくともＮＭＯＳ トラ
ンジスタよりも低い平面部分に形成させるようにしたも
のである。
すなわち、この発明は、第１導電型の半導体基板上での
バイポーラトランジスタ形成領域に形成されるバイポー
ラトランジスタと、当該半導体基板上でのＭＯＳトラン
ジスタ形成領域に形成されるＭＯＳ トランジスタとに
よって構成されたＢｉ−ＭＯＳ半導体装置であって、前
記半導体基板上での前記バイポーラトランジスタ形成領
域およびＭＯＳ トランジスタ形成領域に対応して形成
された第２導電型の比較的高不純物濃度の各埋め込み層
と、当該各埋め込み層を含む前記半導体基板上に形成さ
れた第２導電型の比較的低不純物濃度の単結晶層とを有
し、前記単結晶層の表面には、段差部を形成すると共に
、当該段差部によって、前記単結晶層の表面部に形成さ
れる前記バイポーラトランジスタ形成領域を、前記ＭＯ
５トランジスタでの少な（ともＮＭＯＳ トランジスタ
形成領域よりも低い平面部分に形成させたことを特徴と
するＢｉ−ＭＯＳ半導体装置である。
バイポーラトランジスタ形成領域に形成されるバイポー
ラトランジスタと、当該半導体基板上でのＭＯＳトラン
ジスタ形成領域に形成されるＭＯＳ トランジスタとに
よって構成されたＢｉ−ＭＯＳ半導体装置であって、前
記半導体基板上での前記バイポーラトランジスタ形成領
域およびＭＯＳ トランジスタ形成領域に対応して形成
された第２導電型の比較的高不純物濃度の各埋め込み層
と、当該各埋め込み層を含む前記半導体基板上に形成さ
れた第２導電型の比較的低不純物濃度の単結晶層とを有
し、前記単結晶層の表面には、段差部を形成すると共に
、当該段差部によって、前記単結晶層の表面部に形成さ
れる前記バイポーラトランジスタ形成領域を、前記ＭＯ
５トランジスタでの少な（ともＮＭＯＳ トランジスタ
形成領域よりも低い平面部分に形成させたことを特徴と
するＢｉ−ＭＯＳ半導体装置である。
また、この発明は、第１導電型の半導体基板上でのバイ
ポーラトランジスタ形成領域に形成されるバイポーラト
ランジスタと、当該半導体基板上でのＭＯＳ トランジ
スタ形成領域に形成されるＭＯＳトランジスタとによっ
て構成されたＢｉ−ＭＯＳ半導体装置の製造方法であっ
て、前記半導体基板上での前記バイポーラトランジスタ
形成領域およびＭＯＳトランジスタ形成領域に対して、
第２導電型の比較的高不純物濃度の埋め込み層をそれぞ
れ同時に形成する工程と、当該各埋め込み層を含めた前
記半導体基板上に第２導電型の比較的低不純物濃度の単
結晶層を形成する工程と、前記単結晶層内にあって、前
記埋め込み層を含んだ絶縁分離層によって半導体基板か
ら分離された第１導電型のウェル領域を形成する工程と
、当該単結晶層表面でのバイポーラトランジスタ形成領
域側を少なくともＭＯＳ トランジスタでのＮＭＯＳ
トランジスタ形成領域側よりも低くするための段差部を
形成する工程とを、少なくとも含むことを特徴とするＢ
ｉ−ＭＯＳ半導体装置の製造方法である。
ポーラトランジスタ形成領域に形成されるバイポーラト
ランジスタと、当該半導体基板上でのＭＯＳ トランジ
スタ形成領域に形成されるＭＯＳトランジスタとによっ
て構成されたＢｉ−ＭＯＳ半導体装置の製造方法であっ
て、前記半導体基板上での前記バイポーラトランジスタ
形成領域およびＭＯＳトランジスタ形成領域に対して、
第２導電型の比較的高不純物濃度の埋め込み層をそれぞ
れ同時に形成する工程と、当該各埋め込み層を含めた前
記半導体基板上に第２導電型の比較的低不純物濃度の単
結晶層を形成する工程と、前記単結晶層内にあって、前
記埋め込み層を含んだ絶縁分離層によって半導体基板か
ら分離された第１導電型のウェル領域を形成する工程と
、当該単結晶層表面でのバイポーラトランジスタ形成領
域側を少なくともＭＯＳ トランジスタでのＮＭＯＳ
トランジスタ形成領域側よりも低くするための段差部を
形成する工程とを、少なくとも含むことを特徴とするＢ
ｉ−ＭＯＳ半導体装置の製造方法である。
［作 用］
従って、この発明では、半導体基板上に形成された第２
導電型の比較的高不純物濃度の埋め込み層と、当該埋め
込み層を含めた半導体基板上に形成されて段差部を有す
る第２導電型の比較的低不純物濃度の単結晶層とを設け
、当該単結晶層表面でのバイポーラトランジスタ形成領
域側を少なくともＭＯＳ トランジスタでのＮＭＯＳト
ランジスタ形成領域側よりも低くするための段差部を形
成したから、ＮＭＯＳ トランジスタ形成領域へのＮＭ
ＯＳ トランジスタの構成によって生成される寄生ＮＰ
Ｎトランジスタの耐圧を確保するために、単結晶層の膜
厚を厚（形成さた場合にあっても、バイポーラトランジ
スタがＭＯＳ トランジスタでのＮＭＯＳ トランジス
タよりも低（された平面上に形成されていることから、
バイポーラトランジスタにおける実効的なコレクタ領域
の幅が狭（なり、遮断周波数の低下などの性能劣化をき
たす惧れがない。
導電型の比較的高不純物濃度の埋め込み層と、当該埋め
込み層を含めた半導体基板上に形成されて段差部を有す
る第２導電型の比較的低不純物濃度の単結晶層とを設け
、当該単結晶層表面でのバイポーラトランジスタ形成領
域側を少なくともＭＯＳ トランジスタでのＮＭＯＳト
ランジスタ形成領域側よりも低くするための段差部を形
成したから、ＮＭＯＳ トランジスタ形成領域へのＮＭ
ＯＳ トランジスタの構成によって生成される寄生ＮＰ
Ｎトランジスタの耐圧を確保するために、単結晶層の膜
厚を厚（形成さた場合にあっても、バイポーラトランジ
スタがＭＯＳ トランジスタでのＮＭＯＳ トランジス
タよりも低（された平面上に形成されていることから、
バイポーラトランジスタにおける実効的なコレクタ領域
の幅が狭（なり、遮断周波数の低下などの性能劣化をき
たす惧れがない。
以下、この発明に係るＢｉ−ＭＯＳ半導体装置およびそ
の製造方法の一実施例につき、第１図および第２図を参
照して詳細に説明する。
の製造方法の一実施例につき、第１図および第２図を参
照して詳細に説明する。
第１図はこの実施例を適用したＢｉ−ＣＭＯＳ半導体装
置の概要構成を模式的に示す断面図である。
置の概要構成を模式的に示す断面図である。
こ＼でも、この第１図に示す実施例構成による半導体集
積回路装置は、前記した従来例装置の場合と同様にして
、同一半導体基板上にＮＰＮ型バイポーラトランジスタ
１００とＰＭＯＳ トランジスタ２００とＮＭＯＳ ト
ランジスタ３００とを形成したものであって、従来例装
置との相違点は、ＰＭＯＳ トランジスタ２００でのＮ
型ウェル領域７ｂと、ＮＭＯＳ トランジスタ３００で
のＰ型ウェル領域５との境界部分に段差を形成すること
によって、少なくともバイポーラトランジスタ形成領域
ＡをＭＯＳ トランジスタ形成領域ＢでのＮＭＯＳ ト
ランジスタ３００よりも低い平面上に形成させるように
したことである。
積回路装置は、前記した従来例装置の場合と同様にして
、同一半導体基板上にＮＰＮ型バイポーラトランジスタ
１００とＰＭＯＳ トランジスタ２００とＮＭＯＳ ト
ランジスタ３００とを形成したものであって、従来例装
置との相違点は、ＰＭＯＳ トランジスタ２００でのＮ
型ウェル領域７ｂと、ＮＭＯＳ トランジスタ３００で
のＰ型ウェル領域５との境界部分に段差を形成すること
によって、少なくともバイポーラトランジスタ形成領域
ＡをＭＯＳ トランジスタ形成領域ＢでのＮＭＯＳ ト
ランジスタ３００よりも低い平面上に形成させるように
したことである。
次に、当該半導体集積回路装置の構成と、その製造方法
につき、第２図（ａ）ないしくｃ）を参照して詳細に述
べる。
につき、第２図（ａ）ないしくｃ）を参照して詳細に述
べる。
まず、 Ｐ型半導体基板１上でのＮＰＮ型バイポーラト
ランジスタ１００を形成するバイポーラトランジスタ形
成領域Ａ、！５よびＰＭＯＳ トランジスタ２００とＮ
ＭＯＳトランジスタ３００とを形成するＣＭＯＳ トラ
ンジスタ形成領域Ｂに対して、Ｎ型不純物を選択的にイ
オン注入後、熱処理を施すことによって、それぞれにＮ
′″型埋め込み層２ａ、 ２ｂを形成し、かつバイポー
ラトランジスタ形成領域Ａに対応するＮ゛型埋込み層２
ａをとり囲むようにして、Ｐ型不純物を選択的にイオン
注入後、熱処理を施すことにより、当該バイポーラトラ
ンジスタ形成領域Ａの分離領域としてのＰ型埋め込み層
３を形成すると共に、これらの各Ｎ′″型埋め込み層２
ａ、 ２ｂおよびＰ型埋め込み層３のそれぞれを覆うよ
うにして、比較的厚い膜厚のＮ型エピタキシャル成長層
４を形成する（第２図（ａ））。
ランジスタ１００を形成するバイポーラトランジスタ形
成領域Ａ、！５よびＰＭＯＳ トランジスタ２００とＮ
ＭＯＳトランジスタ３００とを形成するＣＭＯＳ トラ
ンジスタ形成領域Ｂに対して、Ｎ型不純物を選択的にイ
オン注入後、熱処理を施すことによって、それぞれにＮ
′″型埋め込み層２ａ、 ２ｂを形成し、かつバイポー
ラトランジスタ形成領域Ａに対応するＮ゛型埋込み層２
ａをとり囲むようにして、Ｐ型不純物を選択的にイオン
注入後、熱処理を施すことにより、当該バイポーラトラ
ンジスタ形成領域Ａの分離領域としてのＰ型埋め込み層
３を形成すると共に、これらの各Ｎ′″型埋め込み層２
ａ、 ２ｂおよびＰ型埋め込み層３のそれぞれを覆うよ
うにして、比較的厚い膜厚のＮ型エピタキシャル成長層
４を形成する（第２図（ａ））。
ついで、前記Ｎ型エピタキシャル成長層４上でのＣＭＯ
Ｓ トランジスタ形成領域Ｂ中のＮＭＯＳ トランジス
タ形成領域Ｂａ部分、およびバイポーラトランジスタ形
成領域Ａの分離領域となる部分、こ＼では前記Ｐ型埋め
込み層３に対応する部分に対して、Ｐ型ウェル領域、お
よびＰ型拡散領域を形成するための選択的なＰ型不純物
のイオン注入をなした上で、ＮＭＯＳ トランジスタ形
成領域Ｂａ部分以外でのＰＭＯＳ トランジスタ形成領
域Ｂｂ部分、およびバイポーラトランジスタ形成領域Ａ
部分上にあって、厚いフィールド酸化膜３０を形成する
ことにより、 Ｐ型ウェル領域５． Ｐ型拡散領域６を
それぞれに形成するが、このようにして残されたＮ型エ
ピタキシャル成長層４上でのＣＭＯ３トランジスタ形成
領域Ｂ中のＰＭＯＳトランジスタ形成領域Ｂｂ部分、お
よびバイポーラトランジスタ形成領域Ａ部分のそれぞれ
がＮ型ウェル領域７ａ、 ７ｂとなる。ニーで、当該各
Ｎ型ウェル領域７ａ、 ７ｂについては、Ｐ型ウェル領
域５の場合と同様に、Ｎ型不純物を選択的にイオン注入
後、熱処理を施すことによって形成してもよい。そして
、８ＭＯ３トランジスタ形成領域ＢａでのＰ型ウェル領
域５については、Ｎ型ウェル領域７ｂおよびＮ＋型埋め
込み層２ｂによりＰ型半導体基板ｌから分離されており
、また、バイポーラトランジスタ形成領域ＡのＮ型ウェ
ル領域７ａについては、Ｐ型埋め込み層３およびＰ型拡
散領域６によってＰＭＯＳ トランジスタ形成領域Ｂｂ
のＮ型ウェル領域７ｂと分離されている（同図（ｂ））
。
Ｓ トランジスタ形成領域Ｂ中のＮＭＯＳ トランジス
タ形成領域Ｂａ部分、およびバイポーラトランジスタ形
成領域Ａの分離領域となる部分、こ＼では前記Ｐ型埋め
込み層３に対応する部分に対して、Ｐ型ウェル領域、お
よびＰ型拡散領域を形成するための選択的なＰ型不純物
のイオン注入をなした上で、ＮＭＯＳ トランジスタ形
成領域Ｂａ部分以外でのＰＭＯＳ トランジスタ形成領
域Ｂｂ部分、およびバイポーラトランジスタ形成領域Ａ
部分上にあって、厚いフィールド酸化膜３０を形成する
ことにより、 Ｐ型ウェル領域５． Ｐ型拡散領域６を
それぞれに形成するが、このようにして残されたＮ型エ
ピタキシャル成長層４上でのＣＭＯ３トランジスタ形成
領域Ｂ中のＰＭＯＳトランジスタ形成領域Ｂｂ部分、お
よびバイポーラトランジスタ形成領域Ａ部分のそれぞれ
がＮ型ウェル領域７ａ、 ７ｂとなる。ニーで、当該各
Ｎ型ウェル領域７ａ、 ７ｂについては、Ｐ型ウェル領
域５の場合と同様に、Ｎ型不純物を選択的にイオン注入
後、熱処理を施すことによって形成してもよい。そして
、８ＭＯ３トランジスタ形成領域ＢａでのＰ型ウェル領
域５については、Ｎ型ウェル領域７ｂおよびＮ＋型埋め
込み層２ｂによりＰ型半導体基板ｌから分離されており
、また、バイポーラトランジスタ形成領域ＡのＮ型ウェ
ル領域７ａについては、Ｐ型埋め込み層３およびＰ型拡
散領域６によってＰＭＯＳ トランジスタ形成領域Ｂｂ
のＮ型ウェル領域７ｂと分離されている（同図（ｂ））
。
さらに、前記厚いフィールド酸化膜３０を化学的にエツ
チング除去することにより、前記ＣＭＯＳトランジスタ
形成領域Ｂ中でのＮＭＯＳ トランジスタ形成領域Ｂａ
とＰＭＯＳ トランジスタ形成領域Ｂｂとの境界部分に
段差部２０を生じ、このようにして、バイポーラトラン
ジスタ形成領域ＡのＮ型ウェル領域７ａ。
チング除去することにより、前記ＣＭＯＳトランジスタ
形成領域Ｂ中でのＮＭＯＳ トランジスタ形成領域Ｂａ
とＰＭＯＳ トランジスタ形成領域Ｂｂとの境界部分に
段差部２０を生じ、このようにして、バイポーラトラン
ジスタ形成領域ＡのＮ型ウェル領域７ａ。
およびＰＭＯＳ トランジスタ形成領域ＢｂのＮ型ウェ
ル領域７ｂにあって、ＮＭＯＳ トランジスタ形成領域
ＢａのＰ型ウェル領域５よりも当該段差部２０に対応し
て低（された平面が形成されることになる。またこ＼で
、前記段差部２０の形成については、８ＭＯ３トランジ
スタ形成領域ＢａのＰ型つェル領域５部分以外でのバイ
ポーラトランジスタ形成領域ＡのＮ型ウェル領域７ａ、
およびＰＭＯＳ トランジスタ形成領域ＢｂのＮ型ウェ
ル領域７ｂを、物理的に相当量だけエツチング除去する
ことによって形成してもよい（同図（Ｃ））。
ル領域７ｂにあって、ＮＭＯＳ トランジスタ形成領域
ＢａのＰ型ウェル領域５よりも当該段差部２０に対応し
て低（された平面が形成されることになる。またこ＼で
、前記段差部２０の形成については、８ＭＯ３トランジ
スタ形成領域ＢａのＰ型つェル領域５部分以外でのバイ
ポーラトランジスタ形成領域ＡのＮ型ウェル領域７ａ、
およびＰＭＯＳ トランジスタ形成領域ＢｂのＮ型ウェ
ル領域７ｂを、物理的に相当量だけエツチング除去する
ことによって形成してもよい（同図（Ｃ））。
その後、第１図に示されているように、公知手段によっ
て、所定の各表面位置部分にそれぞれ分離酸化膜８を選
択的に形成し、かつ前記バイポーラトランジスタ形成領
域ＡでのＮｉウェル領域７ａと、前記ＰＭＯ３トランジ
スタ形成領域ＢｂでのＮ型ウェル領域７ｂには、それぞ
れにコレクタ電極領域であるＮ０型拡散層９を形成する
と共に、バイポーラトランジスタ形成領域Ａに対しては
、ベース領域を構成するＰ型拡散層１０．およびエミッ
タ領域を構成するＮ型拡散層１１をそれぞれ選択的に形
成してＮＰＮ型バイポーラトランジスタ１００を構成し
、また、８ＭＯ３トランジスタ形成領域Ｂａに対しては
、Ｐ型ウェル領域５上にゲート酸化膜を介してゲート電
極１２を設け、かつその両側にＮ型ソース・ドレイン領
域１３を形成して８ＭＯ３トランジスタ３００を構成し
、さらに、ＰＭＯＳトランジスタ形成領域Ｂｂに対して
は、 Ｎ型ウェル領域７ｂ上にゲート酸化膜を介してゲ
ート電極１４を設け、かつその両側にＰ型ソース・ドレ
イン領域１５を形成してＰＭＯＳ トランジスタ２００
を構成するもので、このようにして所期のＢｉ−ＣＭＯ
３半導体装置を得るのである。
て、所定の各表面位置部分にそれぞれ分離酸化膜８を選
択的に形成し、かつ前記バイポーラトランジスタ形成領
域ＡでのＮｉウェル領域７ａと、前記ＰＭＯ３トランジ
スタ形成領域ＢｂでのＮ型ウェル領域７ｂには、それぞ
れにコレクタ電極領域であるＮ０型拡散層９を形成する
と共に、バイポーラトランジスタ形成領域Ａに対しては
、ベース領域を構成するＰ型拡散層１０．およびエミッ
タ領域を構成するＮ型拡散層１１をそれぞれ選択的に形
成してＮＰＮ型バイポーラトランジスタ１００を構成し
、また、８ＭＯ３トランジスタ形成領域Ｂａに対しては
、Ｐ型ウェル領域５上にゲート酸化膜を介してゲート電
極１２を設け、かつその両側にＮ型ソース・ドレイン領
域１３を形成して８ＭＯ３トランジスタ３００を構成し
、さらに、ＰＭＯＳトランジスタ形成領域Ｂｂに対して
は、 Ｎ型ウェル領域７ｂ上にゲート酸化膜を介してゲ
ート電極１４を設け、かつその両側にＰ型ソース・ドレ
イン領域１５を形成してＰＭＯＳ トランジスタ２００
を構成するもので、このようにして所期のＢｉ−ＣＭＯ
３半導体装置を得るのである。
従って、この実施例によるＢｉ−ＣＭＯ３半導体装置の
製造工程においては、８ＭＯ３トランジスタ形成領域Ｂ
ａ部分以外でのＰＭＯＳ トランジスタ形成領域Ｂｂ部
分、およびバイポーラトランジスタ形成領域Ａ部分上に
あって、厚いフィールド酸化膜３０が形成され、かつ当
該厚いフィールド酸化膜３０をエツチング除去すること
で、ＣＭＯ３トランジスタ形成領域Ｂ中でのＮＭＯＳト
ランジスタ形成領域ＢａとＰＭＯＳ トランジスタ形成
領域Ｂｂとの境界部分に段差部２０を生じさせ、バイポ
ーラトランジスタ形成領域ＡのＮ型ウェル領域７ａ、お
よびＰＭＯＳ トランジスタ形成領域ＢｂのＮ型ウェル
領域７ｂに対して、８ＭＯ３トランジスタ形成領域Ｂａ
のＰ型ウェル領域５よりも低（された平面を形成させる
ので、こＳでは、次のような結果が得られることになる
。
製造工程においては、８ＭＯ３トランジスタ形成領域Ｂ
ａ部分以外でのＰＭＯＳ トランジスタ形成領域Ｂｂ部
分、およびバイポーラトランジスタ形成領域Ａ部分上に
あって、厚いフィールド酸化膜３０が形成され、かつ当
該厚いフィールド酸化膜３０をエツチング除去すること
で、ＣＭＯ３トランジスタ形成領域Ｂ中でのＮＭＯＳト
ランジスタ形成領域ＢａとＰＭＯＳ トランジスタ形成
領域Ｂｂとの境界部分に段差部２０を生じさせ、バイポ
ーラトランジスタ形成領域ＡのＮ型ウェル領域７ａ、お
よびＰＭＯＳ トランジスタ形成領域ＢｂのＮ型ウェル
領域７ｂに対して、８ＭＯ３トランジスタ形成領域Ｂａ
のＰ型ウェル領域５よりも低（された平面を形成させる
ので、こＳでは、次のような結果が得られることになる
。
すなわち、８ＭＯ３トランジスタ形成領域Ｂａに対して
、ＮＭＯＳ トランジスタ３００を構成させることで、
Ｎ型ソース・ドレイン領域１３．Ｐ型ウェル領域５およ
びＮ０型埋め込み層２ｂのそれぞれによって構成される
奇生ＮＰＮ トランジスタでの耐圧を確保するために、
たとえＮ型エピタキシャル成長層４の膜厚を厚（しても
、段差部２０により、ＮＰＮ型バイポーラトランジスタ
１００およびＰＭＯ３トランジスタ２００が、ＮＭＯＳ
トランジスタ３００よりも低い平面上に形成されるの
で、当該ＮＰＮ型バイポーラトランジスタ１００のコレ
クタ領域となるＮ型ウェル領域７ａの厚さが所要以上に
厚くはならず、その遮断周波数の低下などの性能劣化を
抑制することができるのである。
、ＮＭＯＳ トランジスタ３００を構成させることで、
Ｎ型ソース・ドレイン領域１３．Ｐ型ウェル領域５およ
びＮ０型埋め込み層２ｂのそれぞれによって構成される
奇生ＮＰＮ トランジスタでの耐圧を確保するために、
たとえＮ型エピタキシャル成長層４の膜厚を厚（しても
、段差部２０により、ＮＰＮ型バイポーラトランジスタ
１００およびＰＭＯ３トランジスタ２００が、ＮＭＯＳ
トランジスタ３００よりも低い平面上に形成されるの
で、当該ＮＰＮ型バイポーラトランジスタ１００のコレ
クタ領域となるＮ型ウェル領域７ａの厚さが所要以上に
厚くはならず、その遮断周波数の低下などの性能劣化を
抑制することができるのである。
つまり、前記した従来例による装置構成の場合にあって
は、 ＮＰＮ型バイポーラトランジスタ１００の性能向
上のためにＮ型エピタキシャル成長層４の膜厚を薄膜化
すると、ＮＭＯＳ トランジスタ３００での寄生ＮＰＮ
トランジスタの耐圧が低下し、また反対に、ＮＭＯＳ
トランジスタ３００での寄生ＮＰＮ トランジスタの
耐圧を維持するためにＮ型エピタキシャル成長層４の膜
厚を厚膜化すると、ＮＰＮ型バイポーラトランジスタ１
００の性能が低下するという問題を生ずるものであった
が、この実施例による装置構成の場合には、ＮＭＯＳ
トランジスタ３００に形成される寄生ＮＰＮ トランジ
スタの耐圧を維持するのに充分な膜厚のＮ型エピタキシ
ャル成長層４を形成させても、 ＮＰＮ型バイポーラト
ランジスタ１００の遮断周波数の低下などの性能劣化を
効果的に抑制し得るのである。
は、 ＮＰＮ型バイポーラトランジスタ１００の性能向
上のためにＮ型エピタキシャル成長層４の膜厚を薄膜化
すると、ＮＭＯＳ トランジスタ３００での寄生ＮＰＮ
トランジスタの耐圧が低下し、また反対に、ＮＭＯＳ
トランジスタ３００での寄生ＮＰＮ トランジスタの
耐圧を維持するためにＮ型エピタキシャル成長層４の膜
厚を厚膜化すると、ＮＰＮ型バイポーラトランジスタ１
００の性能が低下するという問題を生ずるものであった
が、この実施例による装置構成の場合には、ＮＭＯＳ
トランジスタ３００に形成される寄生ＮＰＮ トランジ
スタの耐圧を維持するのに充分な膜厚のＮ型エピタキシ
ャル成長層４を形成させても、 ＮＰＮ型バイポーラト
ランジスタ１００の遮断周波数の低下などの性能劣化を
効果的に抑制し得るのである。
なお、前記実施例においては、Ｂｉ−ＣＭＯＳ半導体装
置に適用する場合について述べたが、バイポーラトラン
ジスタ１００と、ＰＭＯ３トランジスタ２００あるいは
ＮＭＯＳ トランジスタ３００のいずれが一方を有する
Ｂｉ−ＭＯ３半導体装置にも適用できて、こ＼でも同様
な作用、効果を発揮し得ることは勿論である。
置に適用する場合について述べたが、バイポーラトラン
ジスタ１００と、ＰＭＯ３トランジスタ２００あるいは
ＮＭＯＳ トランジスタ３００のいずれが一方を有する
Ｂｉ−ＭＯ３半導体装置にも適用できて、こ＼でも同様
な作用、効果を発揮し得ることは勿論である。
以上詳述したように、この発明によれば、半導体基板上
に形成された第２導電型の比較的高不純物濃度の埋め込
み層と、当該埋め込み層を含めた半導体基板上に形成さ
れて段差部を有する第２導電型の比較的低不純物濃度の
単結晶層とを設け、当該単結晶層表面でのバイポーラト
ランジスタ形成領域側を少なくともＭＯＳトランジスタ
でのＮＭＯＳトランジスタ形成領域側よりも低（するた
めの段差部を形成したから、ＮＭＯＳ トランジスタ形
成領域へのＮＭＯＳ トランジスタの構成で生成される
ことになる寄生ＮＰＮトランジスタについては、そのベ
ース対応領域の実効幅が厚くなり、かつこれに対してバ
イポーラトランジスタでのコレクタ領域の有効幅を狭く
できる。すなわち、これを換言すると、ＮＭＯＳ トラ
ンジスタ形成領域に生成される寄生ＮＰＮ トランジス
タの耐圧を確保するために、単結晶層の膜厚を厚く形成
させても、バイポーラトランジスタがＭＯＳ トランジ
スタでのＮＭＯＳ トランジスタよりも低くされた平面
上に形成されるから、バイポーラトランジスタにおける
実効的なコレクタ領域の幅が狭（なり、遮断周波数の低
下などの性能劣化を効果的に抑制し得るという優れた特
長がある。
に形成された第２導電型の比較的高不純物濃度の埋め込
み層と、当該埋め込み層を含めた半導体基板上に形成さ
れて段差部を有する第２導電型の比較的低不純物濃度の
単結晶層とを設け、当該単結晶層表面でのバイポーラト
ランジスタ形成領域側を少なくともＭＯＳトランジスタ
でのＮＭＯＳトランジスタ形成領域側よりも低（するた
めの段差部を形成したから、ＮＭＯＳ トランジスタ形
成領域へのＮＭＯＳ トランジスタの構成で生成される
ことになる寄生ＮＰＮトランジスタについては、そのベ
ース対応領域の実効幅が厚くなり、かつこれに対してバ
イポーラトランジスタでのコレクタ領域の有効幅を狭く
できる。すなわち、これを換言すると、ＮＭＯＳ トラ
ンジスタ形成領域に生成される寄生ＮＰＮ トランジス
タの耐圧を確保するために、単結晶層の膜厚を厚く形成
させても、バイポーラトランジスタがＭＯＳ トランジ
スタでのＮＭＯＳ トランジスタよりも低くされた平面
上に形成されるから、バイポーラトランジスタにおける
実効的なコレクタ領域の幅が狭（なり、遮断周波数の低
下などの性能劣化を効果的に抑制し得るという優れた特
長がある。
第１図はこの発明に係るＢｉ−ＣＭＯＳ半導体装置の実
施例を適用した装置構成の概要を模式的に示す断面図、
第２図（ａ）ないしくｃ）は同上装置の主要な製造工程
を順次模式的に示すそれぞれに断面図であり、また、第
３図は従来例によるＢｉ−ＣＭＯＳ半導体装置の概要構
成を模式的に示す断面図、第４図（ａ）ないしくｄ）は
同上装置の主要な製造工程を順次模式的に示すそれぞれ
に断面図である。 １００・・・・ＮＰＮ型バイポーラトランジスタ、２０
０・・・・ＰＭＯ３トランジスタ、３００・・・・ＮＭ
ＯＳ トランジスタ、Ａ・・・・バイポーラトランジス
タ形成領域、Ｂ・・・・ＭＯＳトランジスタ領域、 Ｂａ・・・・ＮＭＯＳ トランジスタ形成領域、Ｂｂ・
・・・ＰＭＯ３トランジスタ形成領域、ｌ・・・・Ｐ型
半導体基板、 ２ａ、 ２ｂ・・・・Ｎ゛型埋込み層、３・・・・Ｐ型
埋め込み層、 ４・・・・Ｎ型エピタキシャル成長層、５・・・・Ｐ型
ウェル領域、 ６・・・・Ｐ型拡散領域、 ７ａ、 ７ｂ・・・・Ｎ型ウェル領域、８・・・・分離
酸化膜、 ９・・・・Ｎ゛型型数散層１０・・・・Ｐ型
拡散層、 １１・・・・Ｎ型拡散層、１２・・・・ゲー
ト電極、 １３・・・・ Ｎ型ソース・ドレイン領域、１４・・・
・ゲート電極、 １５・・・・ Ｐ型ソース・ドレイン領域、２０・・・
・段差部、 ３０・・・・厚いフィールド酸化膜。 代理人 大 岩 増 雄 第２ Ｅ！ｌ （ａ） 第２１！１（ｂ） 第２ ｍ （ｃ）
施例を適用した装置構成の概要を模式的に示す断面図、
第２図（ａ）ないしくｃ）は同上装置の主要な製造工程
を順次模式的に示すそれぞれに断面図であり、また、第
３図は従来例によるＢｉ−ＣＭＯＳ半導体装置の概要構
成を模式的に示す断面図、第４図（ａ）ないしくｄ）は
同上装置の主要な製造工程を順次模式的に示すそれぞれ
に断面図である。 １００・・・・ＮＰＮ型バイポーラトランジスタ、２０
０・・・・ＰＭＯ３トランジスタ、３００・・・・ＮＭ
ＯＳ トランジスタ、Ａ・・・・バイポーラトランジス
タ形成領域、Ｂ・・・・ＭＯＳトランジスタ領域、 Ｂａ・・・・ＮＭＯＳ トランジスタ形成領域、Ｂｂ・
・・・ＰＭＯ３トランジスタ形成領域、ｌ・・・・Ｐ型
半導体基板、 ２ａ、 ２ｂ・・・・Ｎ゛型埋込み層、３・・・・Ｐ型
埋め込み層、 ４・・・・Ｎ型エピタキシャル成長層、５・・・・Ｐ型
ウェル領域、 ６・・・・Ｐ型拡散領域、 ７ａ、 ７ｂ・・・・Ｎ型ウェル領域、８・・・・分離
酸化膜、 ９・・・・Ｎ゛型型数散層１０・・・・Ｐ型
拡散層、 １１・・・・Ｎ型拡散層、１２・・・・ゲー
ト電極、 １３・・・・ Ｎ型ソース・ドレイン領域、１４・・・
・ゲート電極、 １５・・・・ Ｐ型ソース・ドレイン領域、２０・・・
・段差部、 ３０・・・・厚いフィールド酸化膜。 代理人 大 岩 増 雄 第２ Ｅ！ｌ （ａ） 第２１！１（ｂ） 第２ ｍ （ｃ）
Claims (2)
- （１）第１導電型の半導体基板上でのバイポーラトラン
ジスタ形成領域に形成されるバイポーラトランジスタと
、当該半導体基板上でのＭＯＳトランジスタ形成領域に
形成されるＭＯＳトランジスタとによって構成されたＢ
ｉ−ＭＯＳ半導体装置であって、前記半導体基板上での
前記バイポーラトランジスタ形成領域およびＭＯＳトラ
ンジスタ形成領域に対応して形成された第２導電型の比
較的高不純物濃度の各埋め込み層と、 当該各埋め込み層を含む前記半導体基板上に形成された
第２導電型の比較的低不純物濃度の単結晶層とを有し、 前記単結晶層の表面には、段差部を形成すると共に、 当該段差部によって、前記単結晶層の表面部に形成され
る前記バイポーラトランジスタ形成領域を、前記ＭＯＳ
トランジスタでの少なくともＮＭＯＳトランジスタ形成
領域よりも低い平面部分に形成させたことを特徴とする
Ｂｉ−ＭＯＳ半導体装置。 - （２）第１導電型の半導体基板上でのバイポーラトラン
ジスタ形成領域に形成されるバイポーラトランジスタと
、当該半導体基板上でのＭＯＳトランジスタ形成領域に
形成されるＭＯＳトランジスタとによって構成されたＢ
ｉ−ＭＯＳ半導体装置の製造方法であって、 前記半導体基板上での前記バイポーラトランジスタ形成
領域およびＭＯＳトランジスタ形成領域に対して、第２
導電型の比較的高不純物濃度の埋め込み層をそれぞれ同
時に形成する工程と、 当該各埋め込み層を含めた前記半導体基板上に第２導電
型の比較的低不純物濃度の単結晶層を形成する工程と、 前記単結晶層内にあって、前記埋め込み層を含んだ絶縁
分離層によって半導体基板から分離された第１導電型の
ウェル領域を形成する工程と、当該単結晶層表面でのバ
イポーラトランジスタ形成領域に対して、少なくともＭ
ＯＳトランジスタでのＮＭＯＳトランジスタ形成領域側
よりも低くするための段差部を形成する工程とを、 少なくとも含むことを特徴とするＢｉ−ＭＯＳ半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14821490A JPH0439960A (ja) | 1990-06-05 | 1990-06-05 | Ｂｉ―ＭＯＳ半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14821490A JPH0439960A (ja) | 1990-06-05 | 1990-06-05 | Ｂｉ―ＭＯＳ半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0439960A true JPH0439960A (ja) | 1992-02-10 |
Family
ID=15447824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14821490A Pending JPH0439960A (ja) | 1990-06-05 | 1990-06-05 | Ｂｉ―ＭＯＳ半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0439960A (ja) |
-
1990
- 1990-06-05 JP JP14821490A patent/JPH0439960A/ja active Pending
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