JPH0440548A - ディジタル信号プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はオーディオ用のディジタル信号プロセッサ（以
下、ＤＳＰと称する）に関する。

背景技術 家庭や車内においてコンサートホールや劇場における音
響空間、例えば、残響音や臨場感を作り出すために音場
制御をなすことができるオーディオ信号処理装置が公知
であり、例えば、特開昭６４−７２６１５号公報に示さ
れている。このようなオーディオ信号処理装置は、チュ
ーナ等のオディオ信号源から出力されたオーディオ信号
をディジタル処理することにより音場制御を施すＤＳＰ
が設けられている。ＤＳＰは四則演算等の演算処理を行
なう演算手段、該演算手段に供給するオーディオ信号デ
ータを記憶するデータメモリやデータメモリに記憶され
た信号データに乗算する係数データを記憶する係数メモ
リを備えている。また信号データを遅延させるための遅
延用メモリを外付けできるように構成されている。更に
、遅延用メモリへの信号データの書き込みから読み出し
までの時間を示す遅延時間データを記憶する遅延時間メ
モリも備えている。ＤＳＰ内においては予め定められた
プログラムに従ってメモリ間で又はメモリから演算手段
へデータが転送されて信号ブタの演算処理が高速で繰り
返し行なわれる。例えば、入力された信号データを遅延
用メモリに転送して遅延させることにより遅延信号デー
タを作成し、その遅延信号データをデータメモリを介し
て演算手段に転送して係数データと乗算することにより
レベル減衰を考慮した初期反射音データを得ることによ
り音響空間を作成するのである。

また係数データや遅延時間データは操作により音場モー
ドが切り換えられる毎にＤＳＰ外のマイクロコンピュー
タから新たなデータが転送されて書換えられ、様々な音
響空間を作成できるようになっている。

オーディオ信号用のＤＳＰとして、入力したオディオ信
号データをデータメモリへ第１データバスを介して書き
込みかつ読み出し、そのデータメモリから第２データバ
スを介してオーディオ信号データを順次読み出して遅延
用メモリの書き込みアドレスで指定される位置に記憶せ
しめると共にオーディオ信号データを遅延用メモリの読
み出しアドレスで指定される位置から順次読み出して第
２データバスを介してデータメモリに書き込み、遅延用
メモリから読み出されてデータメモリに書き込まれたオ
ーディオ信号データに所定係数ブタを乗算するものが本
出願人によって特願平１１５６１９９号として提案され
ている。このＤＳＰにおいては第２データバスによって
音場制御のための初期反射音データの転送処理が乗算だ
めの第１データバスを介したデータ転送と並行して同時
にでき、プログラムにおいて何も動作命令を与えない無
駄なステップ数を減少させることができるという利点が
ある。

ところで、ＤＳＰにおいては、オーディオ信号データの
場合にはサンプリング周期毎にプログラムを繰り返して
処理するので、ＤＳＰの乗算器等の索子の演算動作速度
によってプログラムのステップ数は決定される。特に第
１データバスは初期反射音データ以外のデータ転送にも
用いる頻度が高い故、同一のステップ数で多くの動作を
させることが更に望まれるのである。

発明の概要 ［発明の目的］ 本発明の目的は、信号処理効率の良いＤＳＰを提供する
ことである。

［発明の構成コ 本発明のＤＳＰは、入力ディジタル信号データを含むデ
ィジタル信号データを転送するための第１データバスと
、第１データバスとは独立してディジタル信号データを
転送するための第２データバスと、プログラムに従って
各種の命令信号を発生する命令発生手段と、第１及び第
２データバスのいずれかによって転送されたディジタル
信号データを命令信号に応じてデータ記憶手段へ書き込
みかつ命令信号に応じてデータ記憶手段からディジタル
信号データを読み出して第１及び第２デタバスのいずれ
かに供給するデータメモリ制御手段と、第２データバス
によって転送されたディジタル信号データを命令信号に
応じて遅延用メモリに書き込みかつ命令信号に応じて遅
延用メモリからディジタル信号データを読み出して遅延
信号データとして第２データバスに供給する遅延メモリ
制御手段と、第１データバスから供給されるディジタル
信号データに係数データを乗算する演算手段とを備えた
ディジタル信号プロセッサであり、データ記憶手段が独
立して書き込み及び読み出し可能な複数のメモリからな
り、データメモリ制御手段によって複数のメモリが同時
に制御されるようにしたことを特徴としている。

実施例 以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。

第１図に示した本発明の一実施例たるＤＳＰを備えたオ
ーディオ信号処理装置においては、アナログオーディオ
信号がＡ／Ｄ変換器１を介してＤＳＰ２内の入出力イン
ターフェース３に供給される。入出力インターフェース
３には第１データバス４が接続されている。第１データ
バス４にはオディオ信号データを記憶するデータメモリ
として２つの信号データＲＡＭ５．６が接続されている
。また、データバス４にはバッファメモリ７が接続され
ており、バッフ７メモリ７の出力は乗算器８の一方の入
力に接続されている。乗算器８の他方の入力には係数デ
ータを保持するためのバッファメモリ９が接続され、バ
ッファメモリ９には更に複数の係数データを記憶する係
数データＲＡＭｌ０が接続されている。ＡＬＵ　（演算
器）１１は乗算器８の計算出力の累算等の演算をするた
めに設けられており、一方の入力に乗算器８の計算出力
が供給される。他方の入力にはＡＬＵＩ　１の計算出力
を保持するアキュームレータ１２の出力が供給される。

またアキュームレータ１２の出力はデータバス４に接続
されている。

信号データＲＡＭ５．６は第１データバス４とは別の第
２データバス１４にも接続されている。

信号データＲＡＭ５について具体的には第２図に示すよ
うにＲＡＭ５と第１データバス４との間には３ステート
バッフｙ４０ａ、４０ｂが設けられ、また、ＲＡＭ５と
第２データバス１４との間には３ステートバッファ４１
ａ、４１ｂか設けられＣいる。バッフｙ４０ａ、４０ｂ
、４１ａ、４１ｂは後述のシーケンスコントローラ１８
からの命令信号に応じて個別にオンオフする。すなわち
、第１データバス４からの信号データをＲＡＭ５に書き
込む場合にはバッファ４０ａがオンとなり、ＲＡＭ５か
ら第１データバス４に信号データを読み出す場合にはバ
ッファ４０ｂがオンとなる。同様に第２データバス１４
からの信号データをＲＡＭ５に書き込む場合にはバッフ
ァ４１ａがオンとなり、ＲＡＭ５から第２データバス１
４に信号デ夕を読み出す場合にはバッファ４１ｂがオン
となる。このように命令信号に応じてオンとなる３ステ
ートバツフアは４０ａ、４０ｂ、４１ａ、４１ｂのうち
の常にいずれか１である。信号データＲＡＭ５について
も同様に４つの３ステートバツフアによってデータの入
出力方向が切替られる。

メモリ制御回路３１は信号データＲＡＭ５．６の第１デ
ータバス４に対するデータ書き込み及び読み出しを制御
する制御信号を発生する。メモリ制御回路３２は信号デ
ータＲＡＭ５．６の第２データバス１４に対するデータ
書き込み及び読み出しを制御する制御信号を発生する。

信号データＲＡＭ５とメモリ制御回路３１．３２との間
には切替回路３３が設けられ、信号データＲＡＭ６とメ
そり制御回路３１．３２との間には切替回路３４が設け
られている。切替回路３３．３４はシーケンスコントロ
ーラ１８からの指令信号に応じて切替動作し、各データ
ＲＡＭ５．６に供給される制行信号が選択される。また
、ＲＡＭｌ０にはメモリ制御回路３１．３２と同様のメ
モリ制御回路３５が接続されている。

データバス１４には外部ＲＡＭ１５とのデータ転送用の
インターフェース１６が接続されている。

外部ＲＡＭｌ５はオーディオ信号データの遅延信号デー
タを作成するために設けられた遅延用メモリであり、記
憶容量が大なるほど遅延時間の長い信号データを作成す
ることができる。ＲＡＭｌ５の書き込み及び読み出しア
ドレスを指定するためにメモリ制御回路３６が設けられ
、メモリ制御回路３６には遅延時間データＲＡＭ１７が
接続されている。ＲＡＭｌ７における遅延時間データの
書き込み及び読み出しはメモリ制御回路３つによって制
御される。

インターフェース３，１６、乗算器８　、バッファメモ
リ７．９、ＡＬＵＩＩ、アキュームレータ１２、メモリ
制御回路３１，３２．３５，３６゜３９及び切替回路３
３．３４の動作はシーケンスコントローラ１８によって
制御される。シーケンスコントローラ１８にはプログラ
ムＲＡＭ１９が接続されており、プログラムＲＡＭ１９
に書き込まれたプログラムに従って動作する。プログラ
ムＲＡＭｌ９にはプログラムカウンタ２０が接続され、
プログラムカウンタ２０の計数値が加算される毎にその
新たな計数値に対応するステップの命令コードがプログ
ラムＲＡＭ１９から読み出されてシーケンスコントロー
ラ１８に供給される。また、シーケンスコントローラ１
８には後述のマイクロコンピュータ２４からの指令を複
数保持するレジスタ２１が接続されている。

プログラムＲＡＭ１９及びレジスタ２１はメインバス２
２に各々接続されている。メインバス２２にはインター
フェース２３を介してマイクロコンピュータ２４が接続
されている。またメインバス２２には転送バッファ２６
．２７が接続されている。転送バッファ２６はマイクロ
コンピュータ２４から供給される係数データをＲＡＭｌ
０に記憶させるために一時的に保持する。転送バッファ
２７はマイクロコンピュータ２４から供給される１］ 遅延時間データをＲＡＭ１７に記憶させるために一時的
に保持する。

マイクロコンピュータ２４はマイクロプロセッサ、ＲＡ
ＭＸＲＯＭ及びインターフェース（共に図示せず）から
構成されている。マイクロコンピュータ２４にはキーボ
ード２５が接続されている。

キーボード２５には音場特性の異なるホール１、ホール
２・・・・・・の如く音場モードを指定する複数のモー
ドキーやグラフィックイコライザ調整の周波数帯域設定
キー、レベル調整キー及びミュートキー（共に図示せず
）等の複数のキーが設けられている。マイクロコンピュ
ータ２４のＲＯＭにはマイクロコンピュータ２４自身が
処理するＤＳＰ制御プログラムの他にシーケンスコント
ローラ１８が処理する複数のシーケンス制御プログラム
、ＲＡＭｌ０に供給する複数の係数データ群、ＲＡＭ１
７に供給する読み出しアドレス設定用の複数の遅延時間
データ群が予め書き込まれている。

ＤＳＰ２内にはクロックジェネレータ２８が設けられて
おり、クロックジェネレータ２８からり０ツクパルスが
シーケンスコントローラ１８やプログラムカウンタ２０
に供給される。またクロックジェネレータ２８から発生
されるクロックパルスはＡ／Ｄ変化器１のサンプリング
のタイミング信号として供給される。

また、インターフェース３から出力されるオディオ信号
データはミュートスイッチ回路３０に供給される。ミュ
ートスイッチ回路３０のオン時にはオーディオ信号デー
タは更にディジタルフィルタ３７を介してＤ／Ａ変換器
３８に供給される。

ミュートスイッチ回路３０のオンオフはシーケンスコン
トローラ１８から出力される命令信号によって制御され
るようになっている。

かかる構成において、上記した３ステートバツフア４０
ａ〜４１ｂ及びミュートスイッチ回路３０のオンオフの
命令信号の他に、シーケンスコントローラ１８は転送バ
ッファ２６に保持された係数データ群をＲＡＭｌ０に転
送する命令信号、転送バッファ２７に保持されたアドレ
スデータ群をＲＡＭ１７に転送する命令信号、インタ−
フェス３からのオーディオ信号データの信号データＲＡ
Ｍ５．６の指定アドレスへの転送命令信号、信号データ
ＲＡＭ５．６の指定アドレスから信号ブタを読み出して
バッファメモリ７へ転送する命令信号、ＲＡＭｌ０の指
定アドレスから係数ブタを読み出してバッファメモリ９
へ転送する命令信号、ＡＬＵＩ　１の各種演算動作命令
信号、アキュームレータ１２に保持された信号データの
信号データＲＡＭ５．６の指定アドレス又はバッファメ
モリ７への転送命令信号、信号データＲＡＭ６の指定ア
ドレスから外部ＲＡＭ１５の書き込み指定アドレスへの
転送命令信号、外部ＲＡＭｌ５の遅延指定アドレスから
信号データＲＡＭ６の指定アドレスへの転送命令信号、
ＲＡＭ５．６及び外部ＲＡＭ１５を初期化するためのリ
セット命令信号等の命令信号を発生する。これらの命令
信号はマイクロコンピュータ２４からの指令又はプログ
ラムＲＡＭ１９に記憶されたプログラムに従って適切な
タイミングで発生される。なお、マイクロコンピュータ
２４からの指令は指令レジスタ２１に保持されるので、
シーケンスコントローラ１８はプログラムに従った動作
中に指令レジスタ２１の内容を監視して割り込み動作に
よりマイクロコンピュータ２４からの指令に対する命令
信号の発生を行なう。指令レジスタ２１に保持された指
令はそれに対応する命令信号が発生されると例えば、シ
ーケンスコントローラ１８によってキャンセルされる。

キーボード２５のいずれかのモードキーが操作されると
、マイクロコンピュータ２４は第３図に示すように現在
の音場モードと異なる音場モードを指定するモードキー
の操作か否かを判別する（ステップＳｌ）。現在の音場
モードと異なる音場モードの指定の場合には直ちにミュ
ートスイッチ回路３０をオフにせしめてミュート状態と
するためにミュート指令をシーケンスコントローラ１８
に対して発生しくステップＳ２）、操作されたキーに対
応するシーケンス制御プログラム、係数データ群Ｃ）、
Ｃ２・・・・・・Ｃｎ及び遅延時間データ群ｔｌ、ｔ２
・・・・・ｔｎをＲＯＭから読み出して転送する（ステ
ップ８３〜Ｓ５）。シーケンス制御プログラムはインタ
ーフェース２３、そしてメインバス２２を介してＲＡＭ
１９に転送されて図示しないメモリ書き込み制御回路に
よって書き込まれる。係数データ群はインターフェース
２３、そしてメインバス２２を介して転送バッファ２６
に転送される。遅延時間データ群はインターフェース２
３、そしてメインバス２２を介して転送バッファ２７に
転送される。このように係数データ及び遅延時間データ
を転送バッファ２６．２７に転送すると、マイクロコン
ピュータ２４はシーケンスコントローラ１８に対してデ
ータ切替指令を発生しくステップＳ６）、更に初期化指
令を発生する（ステップＳ７）。シーケンスコントロー
ラ１８はデータ切替指令に応じてメモリ制御回路３４゜
３８に対して所定の命令信号を発生して転送バッファ２
６に転送された係数データ群をＲＡＭｌ０の所定域に書
き込ませ、また転送バッファ２７に転送された遅延時間
データ群をＲＡＭ１７の所定域に書き込ませる。また、
シーケンスコントローう］８は初期化指令に応じて上記
したリセット命令信号をメモリ制御回路３１，３２．３
５に対して発生するので、メモリ制御回路３１．　３２
．　３５によって信号データＲＡＭ５．６及び外部ＲＡ
Ｍ１５の全ての記憶域に“０”が書き込まれる。

ステップＳ７の実行後、ミュートスイッチ回路３０をオ
ンにせしめてミュート状態を解除するためのミュート解
除指令をシーケンスコントローラ１８に対して発生する
（ステップＳ８）。すなわち、ミュートスイッチ回路３
０は現在の音場モードを他の音場モードに切替えるため
にＲＡＭｌ０゜１７及び］９内のデータやプログラムを
変更する期間だけオフとなるのである。これはデータや
プログラムの変更により生ずる雑音信号が出力されるこ
とを防止するためである。

次に、ＤＳＰ２内における信号データ処理動作について
説明する。Ａ／Ｄ変換器１に入力されるオーディオ信号
はクロックジェネレータ２８からのクロックパルスに同
期したサンプリング周期毎にディジタルオーディオ信号
データに変換され、そのオーディオ信号データはＤＳＰ
２の入力端子ＡＩＮからインターフェース３を介して第
１データバス４に供給される。データバス４に供給され
た信号データ群はＲＡＭ５又は６に供給されて記憶され
る。

ＲＡＭ６に書き込まれた信号データはデータバス１４に
よってインターフェース１６内の出力レジスタ（図示せ
ず）に順次転送され、更にその出力レジスタから外部Ｒ
ＡＭ１５の書き込みアドレスで指定され記憶位置に書き
込まれる。この書き込みアドレスはメモリ制御回路３６
によって制御され外部ＲＡＭ１５の記憶位置数に対応し
た数のアドレスを所定の順番で転送信号データ毎に変化
される。外部ＲＡＭ１５において読み出しアドレスで指
定される記憶位置の信号データが読み出されてインター
フェース１６内の入力レジスタ（図示せず）に転送され
る。読み出しアドレスは、ＲＡＭ１７に記憶された遅延
時間データがメモリ制御回路３９によって読み出されて
メモリ制御回路３６に供給されるので、メモリ制御回路
３６にお］８ いて供給される遅延時間データに応じて書き込みアドレ
スを基準に設定される。すなわち、遅延時間データによ
り１つの信号データのＲＡＭ１５への書き込みタイミン
グとその読み出しタイミングとの間が遅延時間となるの
である。インターフニス１６内の入力レジスタに転送保
持された信号データは第２データバス１４によって信号
データＲＡＭ５又は６に転送される。この外部ＲＡＭｌ
５との転送動作により遅延オーディオ信号データが作成
されるのである。

一方、ＲＡＭｌ０から読み出された係数データはバッフ
ァメモリ９に供給されて保持される。シケンスコントロ
ーラ］８によってタイミングが適切にとられることによ
り、バッファメモリ６には先ず、ＲＡＭ５から信号デー
タが転送され、乗算器８はバッファメモリ６に保持され
た信号ブタとバッファメモリ９に保持された係数データ
とを乗算する。乗算結果としてのデータはＡＬＵＩコ−
を介してアキュームレータ１２に供給されて保持される
。次いで、ＲＡＭｌ０から係数データが新たに読み出さ
れてバッファメモリ９に供給され、またＲＡＭ６から信
号データが転送され、乗算器８はバッファメモリ６に保
持された信号データとバッファメモリ９に保持された係
数データとを乗算する。乗算結果としてのデータはＡＬ
ＵＩ　１によりアキュームレータ１２に保持されている
ブタと加算されてアキュームレータ１２に供給されて保
持される。かかる動作を繰り返すことにより初期反射音
データが得られる。

かかる初期反射音データを得る処理動作を行なう等価回
路を示すと第４図の如く構成される。ここで、遅延素子
５１は入力信号データに対して８つの異なる遅延信号デ
ータＴ１〜Ｔ８　（入力信号データが遅延時間データｔ
１〜ｔ８だけ遅延されたデータに相当する）を出力する
。遅延素子５１の各出力端には乗算器５２〜５つが接続
され、遅延信号データＴ１〜Ｔ８に係数データ０１〜Ｃ
８が各々乗算される。乗算器５２〜５９からの乗算結果
のデータは加算器６０において互いに加算され、その加
算結果のデータが初期反射音データとして出力される。

次に、かかる等価回路の如く１つの８つの異なる遅延信
号データによる初期反射音データを得る場合にＤＳＰ２
において処理される初期反射音処理プログラムについて
第５図に従って説明する。

なお、第５図はそのプログラムを理解し易いように各ス
テップ毎に外部ＲＡＭ　（ＥＲＡＭ）１５の書き込み及
び読み出し、第２データバスによるブタ転送、第１デー
タバスによるデータ転送、乗算器８の演算動作及びＡＬ
ＵＩ２の演算動作に分けて示している。また、第５図の
→の下の括弧内は転送される遅延信号データを示す。

先ず、ステップ１においては外部ＲＡＭ１５から遅延信
号データＴ１を読み出してインターフニス（ＩＦ）１６
に供給して保持させる。ステップ２においてはインター
フェース１６から遅延信号データＴ１を第２データバス
１４を介して信号データＲＡＭ　（ＤＲＡＭＡ、）５に
供給して番地Ｎに記憶させる。各遅延信号データの読み
出し及び転送には３サイクルが必要である。従って、ス
テツブ３においては動作命令は発せられない。

ステップ４においては外部ＲＡＭＩ　５から遅延信号デ
ータＴ２を読み出してインターフェース（ＩＦ）１６に
供給して保持させる。ステップ５においてはインターフ
ェース１６から遅延信号ブタＴ２を第２データバス１４
を介して信号ブタＲＡＭ　（ＤＲＡＭ２）６に供給して
その番地Ｎに記憶させる。ステップ６においても上記の
理由で動作命令は発せられない。

ステップ７においては外部ＲＡＭ１５から遅延信号デー
タＴ３を読み出してインターフェース（ＩＦ）１６に供
給して保持させる。ステップ８においてはインターフェ
ース１６から遅延信号データＴ３を第２データバス１４
を介して信号ブタＲＡＭ　（ＤＲＡＭＩ）５に供給して
その番地Ｎ十１に記憶させる。

ステップ１０においては外部ＲＡＭ１．５から遅延信号
データＴ４を読み出してインターフェース（ＩＦ）１６
に供給して保持させる。ステップ１］においてインター
フェース１６から遅延信号デ夕Ｔ４を第２データバス１
４を介して信号ブタＲＡＭ　（ＤＲＡＭ２）６に供給し
てその番地Ｎ十］に記憶させる。

ステップ１３においては外部ＲＡＭ１５から遅延信号デ
ータＴ５を読み出してインターフェース（ＩＦ）１６に
供給して保持させる。ステップ１４においてはインター
フェース１６から遅延信号データＴ５を第２データバス
１４を介して信号ブタＲＡＭ　（ＤＲＡＭＩ）５に供給
してその番地Ｎ＋２に記憶させる。

ステップ１６においては外部ＲＡＭ１５から遅延信号デ
ータＴ６を読み出してインターフェース（ＩＦ）１６に
供給して保持させる。また入力端子ＡＩＮからの入力信
号データをインターフニス３から読み込み、それを第１
データバス４を介して信号データＲＡＭ　（ＤＲＡＭＩ
）５に転送してその番地Ｍに記憶させる。

ステップ１７においてはインターフェース１６から遅延
信号データＴ６を第２データバスト４を介して信号デー
タＲＡＭ　（ＤＲＡＭ２）６に供給してその番地Ｎ＋２
に記憶させる。また、信号ブタＲＡＭ　（ＤＲＡＭＩ）
５の番地Ｎから遅延信号データＴ１を読み出してそれを
第１データバス４を介してバッファメモリ（Ｂ）７に供
給する。

ステップ１８においては乗算器（ＭＰＹ）８に遅延信号
データＴ１と係数データＣｌ　とを乗算させる。係数デ
ータＣ１は図示していないが、ステップ１７において係
数データＲＡＭｌ０から読み出されてバッファメモリ９
に転送される。これ以降のステップの係数データも同様
である。また、ステップ１８において信号データＲＡＭ
　（ＤＲＡＭ２）６の番地Ｎから遅延信号データＴ２を
読み出してそれを第１データバス４を介してバッファメ
モリ（Ｂ）７に供給する。

ステップ１９においては外部ＲＡＭｌ５から遅延信号デ
ータＴ７を読み出してインターフェース（ＩＦ）１６に
供給して保持させる。乗算器（ＭＰＹ）８のＴｌＸＣｌ
を示すデータをアキュームレータ（ＡＣＣ）１２に供給
して保持させる。乗算器（ＭＰＹ）８に遅延信号データ
Ｔ２と係数デ夕Ｃ２とを乗算させる。また、信号データ
ＲＡＭ　（ＤＲＡＭＩ）５の番地Ｎ＋１から遅延信号デ
ータＴ３を読み出してそれを第１データバス４を介して
バッファメモリ（Ｂ）７に供給する。

ステップ２０においてはインターフェース１６から遅延
信号データＴ７を第２データバス１４を介して信号デー
タＲＡＭ　（ＤＲＡＭＩ）５に供給してその番地Ｎ＋３
に記憶させる。乗算器（ＭＰＹ）８の乗算結果であるＴ
２ＸＣ２とＡＬＵＩ　１にてアキュームレータ（ＡＣＣ
）１２に保持されたＴｌＸＣｌを示すデータとを加算し
てアキュムレータ（ＡＣＣ）１２に供給して保持させる
。

乗算器（ＭＰＹ）８に遅延信号データＴ３と係数データ
Ｃ３とを乗算させる。また、信号データＲＡＭ　（ＤＲ
ＡＭ２）６の番地Ｎ＋１から遅延信号データＴ４を読み
出してそれを第１データバス４を介してバッファメモリ
（Ｂ）７に供給する。

ステップ２１においては乗算器（ＭＰＹ）８の乗算結果
であるＴ３ＸＣ３とＡＬＵＩ　１にてアキュームレータ
（ＡＣＣ）１２に保持されたΣＴｎ×Ｃｎを示すデータ
とを加算してアキュームレタ（ＡＣＣ）１２に供給して
保持させる。乗算器（ＭＰＹ）８に遅延信号データＴ４
と係数データｃ４とを乗算させる。また、信号データＲ
ＡＭ（ＤＲＡＭＩ）５の番地Ｎ＋２から遅延信号ブタＴ
５を読み出してそれを第１データバス４を介してバッフ
ァメモリ（Ｂ）７に供給する。

ステップ２２においては外部ＲＡＭ１５から遅延信号デ
ータＴ８を読み出してインターフェース（ＩＦ）１６に
供給して保持させる。乗算器（ＭＰＹ）８の乗算結果で
あるＴ４Ｘｃ４とＡＬＵｌｌにてアキュームレータ（Ａ
ＣＣ）１２に保持されたΣＴｎｘＣｎを示すデータとを
加算してアキ負口ｆ ニームレータ（ＡＣＣ）１２に供給して保持させる。乗
算器（ＭＰＹ）８に遅延信号データＴ５と係数データＣ
５とを乗算させる。また、信号ブタＲＡＭ　（ＤＲＡＭ
２）６の番地Ｎ＋２から遅延信号データＴ６を読み出し
てそれを第１データバス４を介してバッファメモリ（Ｂ
）７に供給する。

ステップ２３においてはインターフェース１６から遅延
信号データＴ８を第２データバス１４を介して信号デー
タＲＡＭ　（ＤＲＡＭ２）６に供給してその番地Ｎ＋３
に記憶させる。乗算器（ＭＰＹ）８の乗算結果であるＴ
５Ｘｃ５とＡＬＵＩＩ−にてアキュームレータ（ＡＣＣ
）１２に保持されたΣＴ、×ｃｎを示すデー・夕とを加
算してアキュムレータ（ＡＣＣ）１２に供給して保持さ
せる。

乗算器（ＭＰＹ）８に遅延信号データＴ６と係数データ
ｃ６とを乗算させる。また、信号データＲＡＭ　（ＤＲ
ＡＭＩ）５の番地Ｎ＋３から遅延信号データＴ７を読み
出してそれを第１データバス４を介してバッファメモリ
（Ｂ）７に供給する。

ステップ２４においては乗算器（ＭＰＹ）８の乗算結果
であるＴ６Ｘｃ６とＡＬＵＩ　１にてアキュームレータ
（ＡＣＣ）１２に保持された免Ｔｎ負＋ｌ ×ｃｎを示すデータとを加算してアキュームレタ（ＡＣ
Ｃ）１２に供給して保持させる。乗算器（ＭＰＹ）８に
遅延信号データＴ７と係数データＣ７とを乗算させる。

また、信号データＲＡＭ（ＤＲＡＭ２）６の番地Ｎ＋３
から遅延信号デりＴ８を読み出してそれを第１データバ
ス４を介してバッファメモリ（Ｂ）７に供給する。更に
、ステップ］６において信号データＲＡＭ　（ＤＲＡＭ
］）５に記憶させた入力信号データをインタフェース１
６に第２データバス１４を介して転送して保持させる。

ステップ２５においては乗算器（ＭＰＹ）８の乗算結果
であるＴ７Ｘｃ７とＡＬＵＩＩにてアキュームレータ（
ＡＣＣ）１２に保持されたΣＴｎ×ｃ、を示すデータと
を加算してアキュームレタ（ＡＣＣ）１２に供給して保
持させる。乗算器（ＭＰＹ）８に遅延信号データＴ８と
係数データｃ８とを乗算させる。また、インターフェー
ス１６に保持された入力信号データを外部ＲＡＭ　（Ｅ
ＲＡＭ）１５に供給して記憶させる。

ステップ２６においては乗算器（ＭＰＹ）８の乗算結果
であるＴ８ＸＣ８とＡＬＵＩＩにてアキュームレータ（
ＡＣＣ）１２に保持されたΣＴｎ×ｃｏを示すデータと
を加算してアキュームレータ（ＡＣＣ）１．２に供給し
て保持させる。

ステップ２７においてはアキュームレータ（ＡＣＣ）１
．２に保持されたΣＴｎＸｃｌを示すブタを第１データ
バス４を介してインターフェース３に供給して出力端子
ＡＯＵＴから出力させる。

発明の効果 以上の如く、本発明のＤＳＰにおいては、入力端子、デ
ータ記憶手段及び演算手段の間のデータ転送するための
第１データバスと、データ記憶手段及び遅延用メモリ間
の間のデータ転送するための第２データバスとが設けら
れ、データ記憶手段が第１及び第２データバスのいずれ
にも独立して書き込み及び読み出し可能な複数のメモリ
を有し複数のメモリが同時に書き込み又は読み出し制御
されるようになっている。これにより、例えば、遅延用
メモリによって得られた遅延信号データを第１及び第２
のメモリに交互に第２データバスを介して転送し、第１
のメモリが第２データバスによって転送された遅延信号
データの書き込み中に既に転送された遅延信号データを
他のメモリから読み出して第１データバスを介して演算
手段に供２つ 給することができる。よって、第５図に示した如く初期
反射音データの作成において第１データバスによるデー
タ転送を集中して行なうようにすることができ、第１デ
ータバスによるデータ転送命令のための複数の連続した
空きステップを作り出すことができる。この結果、この
空きステップを第１データバスによるデータ転送を含む
他の処理に使用できる。また、初期反射音データの作成
に限らず他の処理においても信号処理効率を良好にする
ことができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図の装置を一部分を具体的に示した回路図、第３図は
第１図の装置中のマイクロコンピュータの動作を示すフ
ロー図、第４図は初期反射音データ作成動作を行なう等
価回路を示す図、第５図はプログラムの各ステップ毎の
動作を示す図である。 主要部分の符号の説明 ２・・・ＤＳＰ ４．１４・・・データバス ５．６・・信号データＲＡＭ ７．９・・・バッファメモリ ８・・・乗算器 １０・・・係数データＲＡＭ １１・・・ＡＬＵ １２・・・アキュームレータ ］７・・・遅延時間データＲＡＭ １８・・・シーケンスコントローラ

Claims (1)

【特許請求の範囲】
1. 　入力ディジタル信号データを含むディジタル信号デー
   タを転送するための第１データバスと、前記第１データ
   バスとは独立してディジタル信号データを転送するため
   の第２データバスと、プログラムに従って各種の命令信
   号を発生する命令発生手段と、前記第１及び第２データ
   バスのいずれかによって転送されたディジタル信号デー
   タを前記命令信号に応じてデータ記憶手段へ書き込みか
   つ前記命令信号に応じて前記データ記憶手段からディジ
   タル信号データを読み出して前記第１及び第２データバ
   スのいずれかに供給するデータメモリ制御手段と、第２
   データバスによって転送されたディジタル信号データを
   前記命令信号に応じて遅延用メモリに書き込みかつ前記
   命令信号に応じて前記遅延用メモリからディジタル信号
   データを読み出して遅延信号データとして前記第２デー
   タバスに供給する遅延メモリ制御手段と、前記第１デー
   タバスから供給されるディジタル信号データに係数デー
   タを乗算する演算手段とを備えたディジタル信号プロセ
   ッサであって、前記データ記憶手段は独立して書き込み
   及び読み出し可能な複数のメモリからなり、前記データ
   メモリ制御手段によって前記複数のメモリが同時に制御
   されるようにしたことを特徴とするディジタル信号プロ
   セッサ。