JPH0324598A - オーディオ信号データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はオーディオ信号データ処理装置に関する。

背景技術 家庭や車内においてコンサートホールや劇場における音
響空間、例えば、残響音や臨場感を作り出すために音場
制御をなすことができるオーディオ信号データ処理装置
がある。このようなオーディオ信号データ処理装置は、
チューナ等のオーディオ信号源から出力されたオーディ
オ信号をディジタル処理することにより音場制御を施す
ＤＳＰ（ディジタル信号処理プロセッサ）が設けられて
いる。ＤＳＰは四則演算等の演算処理を行なう演算手段
、該演算手段に供給するオーディオ信号デ一夕を５己憶
するデータメモリを備え、また、そのデータメモリに記
憶された信号データを遅延させるための遅延用メモリを
外付けできるようにしてある。ＤＳＰ内では予め定めら
れたプログラムに従って各メモリ間及びメモリから演算
手段へ信号データを転送して信号データの演算処理を高
速で繰り返し行なうことができるように構成されている
。またプログラムはＤＳＰ内のＲＡＭ等の書き換え可能
なメモリに書き込まれており、操作により音場モードが
切り換えられる毎にＤＳＰ外のマイクロコンピュータに
よりプログラムが変更される。すなわちプログラムを変
更することによりあらゆる音響空間を作り出せるのであ
る。

しかしながら、かかるオーディオ信号データ処理装置に
おいては、ＤＳＰを用いて単に音場制御をするだけでな
くグラフィックイコライザ等の他の機能の処理が容易に
できることが望まれるのである。

発明の概要 本発明の目的は、音場制御だけでなく他の機能の処理を
も容易に達戊できるようにしたオーディオ信号データ処
理装置を提供することである。

本発明によるオーディオ信号データ処理装置は、オーデ
ィオ信号データを順次供給する入力手段と、オーディオ
信号データをデータメモリへ書き込みかつ読み出すデー
タメモリ制御手段と、データメモリからオーディオ信号
データを順次読み出して遅延用メモリの書き込みアドレ
スで指定される位置に記憶せしめる一方オーディオ信号
データを遅延用メモリの読み出しアドレスで指定される
位置から順次読み出してデータメモリに書き込む遅延メ
モリ制御手段と、書き込みアドレス及び読み出しアドレ
スを指定するアドレス指定手段と、遅延メモリ制御手段
によって読み出されてデータメモリに書き込まれたオー
ディオ信号データに所定係数データを乗算する演算手段
と、演算手段の演算結果に応じてオーディオ信号データ
を出力する出力手段とからなるオーディオ信号データ処
理装置であり、データメモリが少なくとも２つの互いに
独立して書き込み及び読み出し可能な記憶素子からなる
ことを特徴としている。

実施例 以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。

第１図に示した本発明の一実施例たるオーディオ信号デ
ータ処理装置においては、アナログオーディオ信号がＡ
／Ｄ変換器１を介してＤＳＰ２内の人出力インターフェ
ース３に供給される。入出力インターフェース３には第
１データバス４が接続されている。第１データバス４に
はオーディオ信号データを記憶するデータメモリとして
２つの信号データＲＡＭ５．６が接続されている。また
、データバス４にはバッファメモリ７が接続されており
、バッファメモリ７の出力は乗算器８の一方の人力に接
続されている。乗算器８の他方の人力には係数データを
保持するためのバツファメモリ９が接続され、バッファ
メモリ９には更に複数の係数データを記憶する係数デー
タＲＡＭＩＯが接続されている。ＡＬＵ　（演算器）１
１は乗算器８の計算出力の累算等の演算をするために設
けられており、一方の入力に乗算器８の計算出力が供給
される。他方の入力にはＡＬＵＩ　１の計算出力を保持
するアキュームレータ１．２の出力が供給される。また
アキュームレータ１２の出力はデータバス４に接続され
ている。

信号データＲＡＭ５にはメモリ制御回路３１が接続され
ている。メモリ制御回路３１はＲＡＭ５の指定アドレス
へのデータ書き込み及び指定アドレスからデータの読み
出しを制御する制御信号を発生する。信号データＲＡＭ
６にはメモリ制御回路３１と同様のメモリ制御回路３２
が切替回路３３を介して接続されている。切替回路３３
はメモリ制御回路３１からの制御信号によってＲＡＭ６
の指定アドレスへのデータ書き込み及び指定アドレスか
らデータの読み出しが行なわれるように切り替える。ま
た、ＲＡＭＩＯにはメモリ制御回路３１と同様のメモリ
制御回路３４が接続されている。

信号データＲＡＭ６は第１データバス４とは別の第２デ
ータバス１４にも接続されている。具体的には第２図に
示すようにＲＡＭ６と第１データバス４との間には３ス
テートバッファ３９ａ，３つｂが設けられ、また、ＲＡ
Ｍ６と第２データバス１４との間には３ステートバッフ
ァ４０ａ，４０ｂが設けられている。ステートバッファ
３９ａ，３９ｂ，４０ａ，４０ｂは後述のシーケンスコ
ントローラ１８からの命令信号に応じて個別にオンとな
る。すなわち、第１データバス４からの信号データをＲ
ＡＭ６に書き込む場合にはステートバッファ３９ａがオ
ンとなり、ＲＡＭ６から第１データバス４に信号データ
を読み出す場合にはステートバッファ３９ｂがオンとな
る。同様に第２データバス１４からの信号データをＲＡ
Ｍ６に書き込む場合にはステートバッファ４０ａがオン
となり、ＲＡＭ６から第２データバス１４に信号データ
を読み出す場合にはステートバッファ４０ｂがオンとな
る。このように命令信号に応じてオンとなるステートバ
ッファは３９ａ，３９ｂ，４０ａ，４０ｂのうちの常に
いずれか１である。

データバス１４には外部ＲＡＭ１５とのデータ転送用の
インターフェース１６が接続されている。

外部ＲＡＭ１５はオーディオ信号データの遅延信号デー
タを作成するために設けられた遅延用メモリであり、記
憶容量が大なるほど遅延時間の長い信号データを作成す
ることができる。ＲＡＭＩ　５の書き込み及び読み出し
アドレスを指定するためにメモリ制御回路３５が設けら
れ、メモリ制御回路３５には遅延時間データＲＡＭ１７
が接続されている。ＲＡＭ１７における遅延時間データ
の書き込み及び読み出しはメモリ制御回路３８によって
制御される。

インターフェース３，１６、乗算器８、バッファメモリ
７，９、ＡＬＵＩＩ、アキュームレータ１２、メモリ制
御回路３１，３２，３４．３５．３８及び切替回路３３
の動作はシーケンスコントローラ１８によって制御され
る。シーケンスコントローラ１８にはプログラムＲＡＭ
１９が接続されており、プログラムＲＡＭ１９に書き込
まれたプログラムに従って動作する。プログラムＲＡＭ
１９にはプログラムカウンタ２０が接続され、ブログラ
ムカウンタ２０の計数値が加算される毎にその新たな計
数値に対応するステップの命令コードがプログラムＲＡ
Ｍ１９から読み出されてシーケンスコントローラ１８に
供給される。また、シーケンスコントローラ１８には後
述のマイクロコンピュータ２４からの指令を複数保持す
るレジスタ２１が接続されている。

プログラムＲＡＭ１９及びレジスタ２１はメインバス２
２に各々接続されている。メインバス２２にはインター
フェース２３を介してマイクロコンピュータ２４が接続
されている。またメインバス２２には転送バッファ２６
．２７が接続されている。転送バッファ２６はマイクロ
コンピュータ２４から供給される係数データをＲＡＭＩ
Ｏに記憶させるために一時的に保持する。転送バッファ
２７はマイクロコンビΔ一夕２４から供給される遅延時
間データをＲＡＭ１７に記憶させるために一時的に保持
する。

マイクロコンピュータ２４はマイクロプロセッサ、ＲＡ
Ｍ，ＲＯＭ及びインターフェース（共に図示せず）から
構成されている。マイクロコンピュータ２４にはキーボ
ード２５が接続されている。

キーボード２５には音場特性の異なるホール１、ホール
２・・・・・・の如く音場モードを指定する複数のモー
ドキーやグラフィックイコライザ調整の周波数帯域設定
キー、レベル調整キー及びミュートキー（共に図示せず
）等の複数のキーが設けられている。マイクロコンビュ
ータ２４のＲＯＭにはマイクロコンピュータ２４自身が
処理するＤＳＰ制御プログラムの他にシーケンスコン１
・ローラ１８が処理する複数のシーケンス制御プログラ
ム、ＲＡＭＩＯに供給する複数の係数データ群、ＲＡＭ
１７に供給する読み出しアドレス設定用の複数の遅延時
間データ群が予め書き込まれている。

ＤＳＰ２内にはクロックジエネレータ２８が設けられて
おり、クロックジエネレータ２８からクロックパルスが
シーケンスコントローラ１８やプログラムカウンタ２０
に供給される。またクロツクジェネレータ２８から発生
されるクロックパルスはＡ／Ｄ変化器１のサンプリング
のタイミング信号として供給される。

また、インターフェース３から出力されるオーディオ信
号データはミュートスイッチ回路３０に供給される。ミ
ュートスイッチ回路３０のオン時にはオーディオ信号デ
ータは更にディジタルフィルタ３６を介してＤ／Ａ変換
器３７に供給される。

ミュートスイッチ回路３０のオンオフはシーケンスコン
トローラ１８から出力される命令信号によって制御され
るようになっている。

かかる構成において、上記したミュートスイッチ回路３
０のオンオフの命令信号の他に、シーケンスコントロー
ラ１８は転送バッファ２６に保持された係数データ群を
ＲＡＭＩＯに転送する命令信号、転送バッファ２７に保
持されたアドレスデータ群をＲＡＭ１７に転送する命令
信号、インターフェース３からのオーディオ信号データ
の信号データＲＡＭ５．６の指定アドレスへの転送命令
信号、信号データＲＡＭ５．６の指定アドレスから信号
データを読み出してバッファメモリ７へ転送する命令信
号、ＲＡＭＩＯの指定アドレスから係数データを読み出
してバッファメモリ９へ転送する命令信号、ＡＬＵＩＩ
の各種演算動作命令信号、アキュームレータ１２に保持
された信号データの信号データＲＡＭ５．６の指定アド
レス又はバッファメモリ７への転送命令信号、信号デー
タＲＡＭ６の指定アドレスから外部ＲＡＭ１５の書き込
み指定アドレスへの転送命令信号、外部ＲＡＭ１５の遅
延指定アドレスから信号データＲＡＭ６の指定アドレス
への転送命令信号、ＲＡＭ５６及び外部ＲＡＭ１５を初
期化するためのリセット命令信号等の命令信号を発生す
る。これらの命令信号はマイクロコンピュータ２４から
の指令又はプログラムＲＡＭ１９に記憶されたプログラ
ムに従って適切なタイミングで発生される。なお、マイ
クロコンピュータ２４からの指令は指令レジスタ２１に
保持されるので、シーケンスコントローラ１８はプログ
ラムに従った動作中に指令レジスタ２１の内容を監視し
て割り込み動作によりマイクロコンピュータ２４からの
指令に対する命令信号の発生を行なう。指令レジスタ２
１に保持された指令はそれに対応する命令信号が発生さ
れると例えば、シーケンスコントローラ１８によってキ
ャンセルされる。

キーボード２５のいずれかのモードキーが操作されると
、マイクロコンピュータ２４は第３図に示すように現在
の音場モードと異なる音場モードを指定するモードキー
の操作か否かを判別する（ステップ４１）。現在の音場
モードと異なる音場モードの指定の場合には直ちにミュ
ートスイッチ回路３０をオフにせしめてミュート状態と
するためにミュート指令をシーケンスコントローラ１８
に対して発生し（ステップ４２）、操作されたキーに対
応するシーケンス制御プログラム、係数データ群α１，
α２・・・・・・α。及び遅延時間データ群ｔｌ＋ｔ２
・・・・・・ｔｎをＲＯＭから読み出して転送する（ス
テップ４３〜４５）。シーケンス制御プログラムはイン
ターフェース２３、そしてメインバス２２を介・してＲ
ＡＭ１９に転送されて図示しないプログラムメモリ制御
回路によって書き込まれる。係数データ群はインターフ
ェース２３、そしてメインバス２２を介して転送バッフ
ァ２６に転送される。遅延時間データ群はインターフェ
ース２３、そしてメインバス２２を介して転送バッファ
２７に転送される。このように係数データ及び遅延時間
データを転送バッファ２６、２７に転送すると、マイク
ロコンピュータ２４はシーケンスコントローラ１８に対
してデータ切替指令を発生し（ステップ４６）、更に初
期化指令を発生する（ステップ４７）。シーケンスコン
トローラ１８はデータ切替指令に応じてメモリ制御回路
３４，３８に対して所定の命令信号を発生して転送バッ
ファ２６に転送された係数データ群をＲＡＭ１０の所定
域に書き込ませ、また転送バッファ２７に転送された遅
延時間データ群をＲＡＭ１７の所定域に書き込ませる。

また、シーケンスコントローラ１８は初期化指令に応じ
て上記したリセット命令信号をメモリ制御回路３１．３
２．３５に対して発生するので、メモリ制御回路３１，
　　３２．３５によって信号データＲＡＭ５．６及び外
部ＲＡＭ１５の全ての記憶域に“０“が書き込まれる。

ステップ４７の実行後、ミュートスイッチ回路３０をオ
ンにせしめてミュート状態を解除するたメノミュート解
除指令をシーケンスコントローラ１８に対して発生する
（ステップ４８）。すなわち、ミュートスイッチ回路３
０は現在の音場モ〜ドを他の音場モードに切替えるため
にＲＡＭＩ０．１７及び１つ内のデータやプログラムを
変更する期間だけオフとなるのである。これはデータや
プログラムの変更により生ずる雑音信号が出力されるこ
とを防止するためである。

なお、マイクロコンピュータ２４が初期化指令を発生し
ないで、データ切替指令に応じてシーケンスコントロー
ラ１８がＲＡＭＩＯ，１７へのデータ転送の命令信号を
発生した後、それに続けてリセット命令信号を発生する
ようにしても良い。

次に、ＤＳＰ２内における信号データ処理動作について
説明する，Ａ／Ｄ変換器１に人力されるオーディオ信号
はクロックジェネレータ２８からのクロックパルスに同
期したサンプリングＲ期毎にディジタルオーディオ信号
データ群ｄ　ｌ　＋　　ｄ　２・・・・・・ｄｎに変換
され、そのオーディオ信号データ群はインターフェース
３を介して第１データバス４に供給される。データバス
４に供給された信号データ群はＲＡＭ５又は６に供給さ
れて記憶される。

ＲＡＭ６に書き込まれた信号データはデータバス１４に
よってインターフェース１６内の出力レジスタ（図示せ
ず）に順次転送され、更にその出力レジスタから外部Ｒ
ＡＭ１５の書き込みアドレスで指定され記憶位置に書き
込まれる。この書き込みアドレスはメモリ制御回路３５
によって制御され外部ＲＡＭ１５の記憶位置数に対応し
た数のアドレスを所定の順番で転送信号データ毎に変化
される。外部ＲＡＭ１５において読み出しアドレスで指
定される記憶位置の信号データが読み出されてインター
フェース１６内の入力レジスタ（図示せず）に転送され
る。読み出しアドレスは、ＲＡＭ１７に記憶された遅延
時間データがメモリ制御回路３８によって読み出されて
メモリ制御回路３５に供給されるので、メモリ制御回路
３５において供給される遅延時間データに応じて書き込
みアドレスを基準に設定される。すなわち、遅延時間デ
ータにより１つの信号データのＲＡＭ１５への書き込み
タイミングとその読み出しタイミングとの間が遅延時間
となるのである。インターフェース１６内の入力レジス
タに転送保持された信号データはデータバス１４によっ
て信号データＲＡＭ６に転送される。この外部ＲＡＭ１
５との転送動作により音場制御用の遅延オーディオ信号
データが作成されるのである。

一方、ＲＡＭＩＯから読み出された係数データはバッフ
ァメモリ９に供給されて保持される。シーケンスコント
ローラ１８によってタイミングが適切にとられることに
より、バッファメモリ６にはＲＡＭ５．６又はアキュー
ムレータ１２から信号データが転送され、乗算器８はバ
ッファメモリ６に保持された信号データとバッファメモ
リ９に保持された係数データとを乗算する。例えば、信
号データ群ｄ，，ｄ２・・・・・・ｄｎと係数データ群
α１，α２・・・・・・αｎとを積和演算する場合には
、先ず、バッファメモリ６にｄ１が保持出力され、バッ
ファメモリ９にα１が保持出力され、乗算器８において
α１　・ｄｌが演算され、このα１　・ｄ１にＡＬＵＩ
　１において０を加算し、その演算結果がアキュームレ
ータ１２において保持される。次いで、バッファメモリ
６にｄ２が保持出力され、バッファメモリ９にα２が保
持出力され、乗算器８においてα２・ｄ２が演算される
と、アキュームレータ１２からα１　・ｄ１が出力され
てＡＬＵ１１においてαｌ’ｄｌ　＋α２・ｄ２が演算
されされる。このΣαε　◆ｄｔがインターフェース３
から出力される。

第４図に示すように右チャンネルのグラフィックイコラ
イザ（Ｇ．Ｅ．Ｑ）処理、左チャンネルの音場制御（Ｓ
．Ｆ，Ｃ）処理、左チャンネルのグラフィックイコライ
ザ処理、そして右チャンネルの音場制御処理の順序で処
理が繰り返し行なわれる。この４つの処理は第１データ
バス４を用いた処理である。一方、上記した遅延オーデ
ィオ信号データの作成処理はこれらグラフィックイコラ
イザ処理及び音場制御処理と並行して行なわれる。

すなわち、第４図に示すように右チャンネルのグラフィ
ックイコライザ処理及び左チャンネルの音場制御処理中
には第２データパスにより外部ＲＡＭ１５から信号デー
タＲＡＭ６へ右チャンネルの音場制御処理用の遅延オー
ディオ信号データの転送処理が行なわれ、また左チャン
ネルのグラフィックイコライザ処理及び右チャンネルの
音場制御処理中には第２データパスにより外部ＲＡＭＩ
５から信号データＲＡＭ６へ左チャンネルの音場制御処
理用の遅延オーディオ信号データの転送処理が行なわれ
る。

グラフィックイコライザ処理の場合にはＲＡＭ１０にグ
ラフィックイコライザ用に予め午一操作により設定され
た左右チャンネルの周波数帯域毎のレベルに対応する係
数データが記憶される。周波数帯域毎の演算に際しＲＡ
ＭＩＯから係数データが読み出されてバッファメモリ９
に転送される。

一方、メモリ制御回路３１によってＲＡＭ５の読出しア
ドレスが実行ステップ毎に指定され、その指定アドレス
から信号データが読み出されてデータバス４を介してバ
ッファメモリ７に転送される。

例えば、グラフィックイコライザの１周波数帯域分の動
作を述べると次のようになる。先ず、第１ステップにお
いてＲＡＭ５の１２Ｈ番地から信号データｄｌ２を読み
出し、読み出された信号データｄｌ２と設定された係数
データα０とをバッファメモリ７．９に転送することに
より乗算器８にて乗算させる。その乗算結果αＯ”ｄＩ
２には第１ステップより２ステップ後の第３ステップに
おいてＡＬＵＩＩによってＯが加算されてその加算結果
がアキュームレータ１２に保持される。

第２ステップにおいてはＲＡＭ５の１１｝．１番地から
信号データｄｎを読み出し、読み出された信号データｄ
ｎと設定された係数データα０とを乗算器８にて乗算さ
せる。その乗算結果αＯ”ｄｌ’１にはｍ４ステップに
おいてＡＬＵＩＩによってアキュームレータ１２の保持
値（第３ステップの加算結果）が加算されてその加算結
果がアキュームレータ１２に保持される。次いで、第３
ステップにおいては３ステップ前のアキュームレータ１
２の保持値（１周波数帯域の最終演算値）ＥＱｎ−＋を
ＲＡＭ５のＩＯＨ番地及びバッファメモリ７に転送して
係数データα０と乗算器８にて乗算させる。

その乗算結果αｏ−ＥＱｌ｝Ｉには第５ステップにおい
てＡＬＵＩＩによってアキュームレータ１２の保持値（
第４ステップの加算結果）が加算されてその加算結果が
アキュームレータ１２に保持される。

第４ステップにおいてはＲＡＭ５の１４＋番３１１１か
ら信号データｄＨを読み出し、読み出された信号データ
ｄＩ４と設定された係数データα０とを乗算器８にて乗
算させる。その乗算結果αＯ”ｄｌ４には第６ステップ
においてＡＬＵＩ　１によってアキュームレータ１２の
保持値（第５ステップの加算結果）が加算されてその加
算結果がアキュームレータ１２に保持される。そしてＴ
Ｓ５ステップにおいてはＲＡＭ５の１３｝−１番地から
信号データｄＩ３を読み出し、読み出された信号データ
ｄｌ３と設定された係数データα０とを乗算器８にて乗
算させる。その乗算結果αＯ’ｄ＋３には第７ステップ
においてＡＬＵＩＩによってアキコームレータ１２の保
持値（第６ステップの加算結果）が加算されてその加算
結果がアキュームレータ１２に保持される。このように
してグラフィックイコライザの１周波数帯域分のオーデ
ィオ信号データが得られ、設定された周波数帯域分だけ
上記と同様の動作が行なわれる。なお、図示していない
が、乗算器８の出力段にはシックが設けられており、乗
算器８の乗算結果が適切なタイミングをもってＡＬＵｌ
ｌに供給されるようになっている。

次に、切替回路３３の切替動作について説明する。マイ
クロコンピュータ２４はキー操作によりＤＳＰ２の処理
動作が変更されると、第５図に示すように外部ＲＡＭ１
５を使用する処理であるか否かを判別する（ステップ５
１）。例えば、上記した音場制御処理を行なう場合には
外部ＲＡＭＩ５を使用する処理であり、グラフィックイ
コライザ処理やフィルタ処理だけの処理は外部ＲＡＭＩ
５を使用しない処理である。外部ＲＡＭ１５を使用する
処理の場合にはシーケンスコントローラ１８に対してメ
モリ独立使用指令を発生し（ステップ５２）、外部ＲＡ
Ｍ１５を使用しない処理の場合にはシーケンスコントロ
ーラ１８に対してメモリ共用指令を発生する（ステップ
５３）。これらの指令はレジスタ２１内に保持される。

シーケンスコントローラ１８は指令レジスタ２１に保持
されたメモリに関する指令内容に応じて切替回路３３を
切替える命令信号を発生する。すなわち、メモリ独立使
用指令の場合にはメモリ制御回路３２から制御信号がＲ
ＡＭ６に供給され、音場制御処理をする場合や上記した
如く音場制御処理とグラフィックイコライザ処理とを並
行して行なう場合には信号データＲＡＭ６の書き込み及
び読み出しはメモリ制御回路３２によって制御される。

一方、メモリ共用指令の場合にはメモリ制御回路３１か
ら制御信号がＲＡＭ５．６に供給され、外部ＲＡＭを用
いないグラフィックイコライザ処理やフィルタ処理だけ
の処理の場合には信号データＲＡＭ５，５の書き込み及
び読み出しはメモリ制御回路３１によって制御される。

従って、メモリ制御回路３１はＲＡＭ５の書き込み及び
読み出しアドレスを指定する他にＲＡＭ６のアドレスを
指定する。

例えば、ＲＡＭ５への書き込み時に書き込みアドレスが
ＲＡＭ５の上限アドレス以上となるとＲＡＭ６のアドレ
ス指定による書き込みに移行するのである。

次いで、キーボード２５のミュートキーが操作された場
合の動作について説明する。マイクロコンピュータ２４
はミュートキーが操作されると、第６図に示したように
ミュート状態であるか否かを判別する（ステップ６１）
。これはミュートフラグＦＭの内容からから判別される
。ミュート状態でない場合にはＦＭ一〇であるのでミュ
ート指令を発生し（ステップ６２）、ミュートフラグＦ
Ｍに１をセットする（ステップ６３）。ミュート指令は
指令レジスタ２１に保持されるのでシーケンスコントロ
ーラ１８はミュートスイッチ回路３０をオフ状態にする
。一方、ミュート状態の場合にはＦＭ＝１であるのでミ
ュート解除指令を発生し（ステップ６４）、ミュートフ
ラグＦＭを０にリセットする（ステップ６５）。ミュー
ト解除指令はミュート指令に代って指令レジスタ２１に
保持されるのでシーケンスコントローラ１８はミュート
スイッチ回路３０をオン状態にする。

よって、ミュートキーが操作されると、ミュートスイッ
チ回路３０がオフにされ、ミュートキーが再度操作され
ると、ミュートスイッチ回路３０がオンにされる。この
ミュートスイッチ回路３０のオフの期間にはシーケンス
コントローラ１８はプログラムに従った命令発生動作を
継続する。

発明の効果 以上の如く、本発明によるオーディオ信号データ処理装
置においては、データメモリが少なくとも２つの互いに
独立して書き込み及び読み出し可能な記憶素子からなる
ので、例えば、音場制御及びグラフィックイコライザの
如く２つの異なる機能を同時に作動させる場合には各記
憶素子を互いに独立して使用し、１つの機能のみを作動
させる場合には双方の記憶素子の記憶領域を１つの連続
したものとして使用することができる。よって、ＤＳＰ
を用いて音場制御だけでなく他の機能の処理も容易に達
成でき、ＤＳＰの応用範囲を拡大させることができるの
である。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図の装置を一部分を具体的に示した回路図、第３図、
第５図及び第６図は第１図の装置中のマイクロコンピュ
ータの動作を示すフロー図、第４図は各処理動作の順番
を示す図である。 主要部分の符号の説明 ２・・・ＤＳＰ ４．１４・・・データパス ５．６・・・信号データＲＡＭ ７，９・・・バッファメモリ ８・・・乗算器 １０・・・係数データＲＡＭ １１・・・ＡＬＵ １２・・・アキュームレータ １７・・・遅延時間データＲＡＭ １８・・・シーケンスコントローラ

Claims (1)

【特許請求の範囲】
1. オーディオ信号データを順次供給する入力手段と、オー
   ディオ信号データをデータメモリへ書き込みかつ読み出
   すデータメモリ制御手段と、前記データメモリから前記
   オーディオ信号データを順次読み出して遅延用メモリの
   書き込みアドレスで指定される位置に記憶せしめる一方
   オーディオ信号データを前記遅延用メモリの読み出しア
   ドレスで指定される位置から順次読み出して前記データ
   メモリに書き込む遅延メモリ制御手段と、前記書き込み
   アドレス及び読み出しアドレスを指定するアドレス指定
   手段と、前記遅延メモリ制御手段によって読み出されて
   前記データメモリに書き込まれたオーディオ信号データ
   に所定係数データを乗算する演算手段と、前記演算手段
   の演算結果に応じてオーディオ信号データを出力する出
   力手段とからなるオーディオ信号データ処理装置であっ
   て、前記データメモリは少なくとも２つの互いに独立し
   て書き込み及び読み出し可能な記憶素子からなることを
   特徴とするオーディオ信号データ処理装置。