JPH0321996A - オーディオ信号データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はオーディオ信号データ処理装置に関する。

背景技術 家庭や車内においてコンサートホールや劇場における音
響空間、例えば、残響音や臨場感を作り出すために音場
制御をなすことができるオーディオ信号データ処理装置
が公知であり、例えば特開昭６４−７２６１５号公報に
示されている。このようなオーディオ信号処理装置にお
いては、チューナ等のオーディオ信号源から出力された
オーディオ信号をディジタル処理することにより音場制
御を施すＤＳＰ　（ディジタル信号処理プロセッサ）が
設けられている。ＤＳＰは四則演算等の演算処理を高速
で繰り返し行なうことができるようになっている。

しかしながら、音場制御をきめ細かく行なうためにディ
ジタル処理速度を速くぜんとすれば高価な素子を用いる
必要があり、ＤＳＰの低コスト化が問題となっていた。

発明の概要 そこで、本発明の目的は、低速度の素子を用いても十分
な精度の音場制御を行なうことができるオーディオ信号
データ処理装置を提供することである。

本発明のオーディオ信号データ処理装置は、オーディオ
信号データを順次供給する入力手段と、オーディオ信号
データをデータメモリへ書き込みかつ読み出すデータメ
モリ制御手段と、データメモリからオーディオ信号デー
タを順次読み出して遅延用メモリの書き込みアドレスで
指定される位置に記憶せしめる一方オーディオ信号デー
タを遅延用メモリの読み出しアドレスで指定される位置
から順次読み出してデータメモリに書き込む遅延メモリ
制御手段と、書き込みアドレス及び読み出しアドレスを
指定するアドレス指定手段と、遅延メモリ制御手段によ
って読み出されてデータメモリに書き込まれたオーディ
オ信号データに所定係数データを乗算する演算手段と、
演算手段の演算結果に応じてオーディオ信号データを出
力する出力手段とからなるオーディオ信号データ処理装
置であり、データメモリ制御手段と遅延メモリ制御手段
とが互いに独立のデータバスを介してデータメモリにつ
いてのオーディオ信号データの書き込み及び読み出しを
なすことを特徴としている。

実施例 以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。

第１図に示した本発明の一実施例たるオーディオ信号デ
ータ処理装置においては、アナログオーディオ信号がＡ
／Ｄ変換器１を介してＤＳＰ２内の人出力インターフェ
ース３に供給される。入出力インターフェース３には第
１データバス４が接続されている。第１データバス４に
はオーディオ信号データを記憶するデータメモリとして
２つの信号データＲＡＭ５．６が接続されている。また
、データバス４にはバッファメモリ７が接続されており
、バッファメモリ７の出力は乗算器８の一方の入力に接
続されている。乗算器８の他方の入力には係数データを
保持するためのバツファメモリ９が接続され、バッファ
メモリ９には更に複数の係数データを記憶する係数デー
タＲＡＭＩＯが接続されている。ＡＬＵ　（演算器）１
１は乗算器８の計算出力の累算等の演算をするために設
けられており、一方の入力に乗算器８の計算出力が供給
される。他方の入力にはＡＬＵＩＩの計算出力を保持す
るアキュームレータ１２の出力が供給される。またアキ
ュームレータ１２の出力はデータノくス４に接続されて
いる。

信号データＲＡＭ５にはメモリ制御回路３１が接続され
ている。メモリ制御回路３１はＲ　Ａ　Ｍ　５の指定ア
ドレスへのデータ書き込み及び指定アドレスからデータ
の読み出しを制御する制御信号を発生する。信号データ
Ｒ　Ａ　Ｍ　６にはメモリ制御回路３１と同様のメモリ
制御回路３２が切替回路３３を介して接続されている。

切替回路３３はメモリ制御回路３１からの制御信号によ
ってＲＡＭ６の指定アドレスへのデータ書き込み及び指
定アドレスからデータの読み出しが行なわれるように切
り替える。また、ＲＡＭＩＯにはメモリ制御回路３１と
同様のメモリ制御回路３４が接続されている。

信号データＲＡＭ６は第１データバス４とは別の第２デ
ータバス１４にも接続されている。具体的には第２図に
示すようにＲＡＭ６と第１データバス４との間には３ス
テートバッフ７３９ａ，　　３９ｂが設けられ、また、
ＲＡＭ６と第２データバス１４との間には３ステートバ
ッフ７４０ａ，４ｏｂが設けられている。バッファ３９
ａ，３９ｂ，４０ａ，４０ｂは後述のシーケンスコント
ローラ１８からの命令信号に応じて個別にオンオフする
。゜すなわち、第１データバス４からの信号データをＲ
ＡＭ６に書き込む場合にはバッファ３９ａがオンとなり
、ＲＡＭ６から第１データバス４に信号データを読み出
す場合にはバッファ３９ｂがオンとなる。同様に第２デ
ータバス１４からの信号データをＲＡＭ６に書き込む場
合にはバッファ４０ａがオンとなり、ＲＡＭ６から第２
データバス１４に信号データを読み出す場合にはバッフ
ァ４０ｂがオンとなる。このように命令信号に応じてオ
ンとなる３ステートバッファは３９ａ，３９ｂ，４０ａ
，４０ｂのうちの常にいずれか１である。

データバス１４には外部ＲＡＭＩ　５とのデータ転送用
のインターフェース１６が接続されている。

外部ＲＡＭ１５はオーディオ信号データの遅延信号デー
タを作成するために設けられた遅延用メモリであり、記
憶容量が大なるほど遅延時間の長い信号データを作戊す
ることができる。ＲＡＭ１５の書き込み及び読み出しア
ドレスを指定するためにメモリ制御回路３５が設けられ
、メモリ制御回路３５には遅延時間データＲＡＭ１７が
接続されている。ＲＡＭＩ　７における遅延時間データ
の書き込み及び読み出しはメモリ制御回路３８によって
制御される。

インターフェース３，１６、乗’５器８、バッファメモ
リ７，９、ＡＬＵＩＩ、アキュームレータ１２、メモリ
制御回路３１，３２，３４．３５．３８及び切替回路３
３の動作はシーケンスコントローラ１８によって制御さ
れる。シーケンスコントローラ１８にはプログラムＲＡ
Ｍ１９が接続されており、プログラムＲＡＭ１９に書き
込まれたプログラムに従って動作する。プログラムＲ　
Ａ　Ｍ１つにはプログラムカウンタ２０が接続され、プ
ログラムカウンタ２０の計数値が加算される毎にその新
たな計数値に対応するステップの命令コドがプログラム
ＲＡＭ１９から読み出されてシーケンスコントローラ１
８に供給される。また、シーケンスコントローラ１８に
は後述のマイクロコンピュータ２４からの指令を複数保
持するレジスタ２１が接続されている。

プログラムＲＡＭ１９及びレジスタ２１はメインバス２
２に各々接続されている。メインバス２２にはインター
フェース２３を介してマイクロコンビュータ２４が接続
されている。またメインバス２２には転送バッファ２６
．２７が接続されている。転送バッファ２６はマイクロ
コンピュータ２４から供給される係数データをＲＡＭＩ
Ｏに記憶させるために一時的に保持する。転送バッファ
２７はマイクロコンピュータ２４から供給される遅延時
間データをＲＡＭ１７に記憶させるために一時的に保持
する。

マイクロコンピュータ２４はマイクロプロセッサ、ＲＡ
ＭＳＲＯＭ及びインターフェース（共に図示せず）から
構成されている。マイクロコンピュータ２４にはキーボ
ード２５が接続されている。

キーボード２５には音場特性の異なるホール１、ホール
２・・・・・・の如く音場モードを指定する複数のモー
ドキーやグラフィックイコライザ調整の周波数帯域設定
キー、レベル調整キー及びミュートキー（共に図示せず
）等の複数のキーが設けられている。マイクロコンピュ
ータ２４のＲＯＭにはマイクロコンピュータ２４自身が
処理するＤＳＰ制御プログラムの他にシーケンスコント
ローラ１８が処理する複数のン〜ケンス制御プログラム
、ＲＡＭＩＯに供給する複数の係数データ群、ＲＡ〜１
１７に供給する読み出しアドレス設定用の複数の遅延時
間データ群が予め書き込まれている。

ＤＳＰ２内にはクロツクジエネレータ２８が設けられて
おり、クロックジエネレータ２８からクロツクパルスが
シーケンスコントローラ１８やプログラムカウンタ２ｏ
に供給される。またクロツクジエネレータ２８から発生
されるクロックパルスはＡ／Ｄ変化器１のサンプリング
のタイミング信号として供給される。

また、インターフェース３から出力されるオーディオ信
号データはミュートスイッチ回路３ｏに供給される。ミ
ュートスイッチ回路３ｏのオン時にはオーディオ信号デ
ータは更にディジタルフィルタ３６を介してＤ／Ａ変換
器３フに供給される。

ミュートスイッチ回路３０のオンオフはシーケンスコン
トローラ１８から出力される命令信号によって制御され
るようになっている。

かかる構成において、上記した３ステートバッファ３９
ａ〜４０ｂ及びミュー１・スイッチ回路３０のオンオフ
の命令信号の他に、シーケンスコントローラ１８は転送
バッファ２６に保持された係数データ群をＲＡＭＩＯに
転送する命令信号、転送バッフ７２７に保持されたアド
レスデータ詳をＲＡＭ１７に転送する命令信号、インタ
ーフェース３からのオーディオ信号データの信号データ
ＲＡＭ５．６の指定アドレスへの転送命令信号、信号デ
ータＲＡＭ５．６の指定アドレスから信号デタを読み出
してバッファメモリ７へ転送する命令信号、ＲＡＭＩＯ
の指定アドレスから係数データを読み出してバッファメ
モリ９へ転送する命令信号、ＡＬＵＩＩの３種演算動作
命令信号、アキュームレータ１２に保持された信号デー
タの信号データＲＡＭ５．６の指定アドレス又はバツフ
ァメモリ７への転送命令信号、信号データＲＡＭ６の指
定アドレスから外部ＲＡＭ１５の書き込み指定アドレス
への転送命令信号、外部ＲＡＭ１５の遅延指定アドレス
から信号データＲＡＭ６の指定アドレスへの転送命令信
号、ＲＡＭ５．６及び外部ＲＡＭ１５を初期化するため
のリセット命令信号等の命令信号を発生する。これらの
命令信号はマイクロコンピュータ２４からの指令又はプ
ログラムＲＡＭ１９に記憶されたプログラムに従って適
切なタイミングで発生される。なお、マイクロコンピュ
ータ２４からの指令は指令レジスタ２１に保持されるの
で、シーケンスコントローラ１８はプログラムに従った
動作中に指令レジスタ２１の内容を監視して割り込み動
作によりマイクロコンピュータ２４からの指令に対する
命令信号の発生を行なう。指令レジスタ２１に保持され
た指令はそれに対応する命令信号が発生されると例えば
、シーケンスコントローラ１８によってキャンセルされ
る。

キーボード２５のいずれかのモードキーが操作されると
、マイクロコンピュータ２４は第３図に示すように現在
の音場モードと異なる音場モードを指定するモードキー
の操作か否かを判別する（ステップ４１）。現在の音場
モードと異なる音場モードの指定の場合には直ちにミュ
ートスイッチ回路３０をオフにせしめてミュート状態と
するためにミュート指令をシーケンスコントローラ１８
に対して発生し（ステップ４２）、操作されたキーに対
応するシーケンス制御プログラム、係数データ群α１．
ａ２・・・・・・α。及び遅延時間データｎＮ＋，ｔ２
・・・・・・ｔｎをＲＯＭから読み出して転送する（ス
テップ４３〜４５）。シーケンス制御プログラムはイン
ターフェース２３、そしてメインバス２２を介してＲＡ
Ｍ１９に転送されて図示しないメモリ書き込み制御回路
によって書き込まれる。係数データ群はインターフェー
ス２３、そしてメインバス２２を介して転送バッファ２
６に転送される。遅延時間データ群はインターフェース
２３、そしてメインバス２２を介して転送バツファ２７
に転送される。このように係数データ及び遅延時間デー
タを転送バッファ２６、２７に転送すると、マイクロコ
ンピュータ２４はシーケンスコントローラ１８に対して
データ切替指令を発生し（ステップ４６）、更に初期化
指令を発生する（ステップ４７）。シーケンスコントロ
ーラ１８はデータ切替指令に応じてメモリ制御回路３４
，３８に対して所定の命令信号を発生して転送バッファ
２６に転送された係数データ群をＲＡＭＩＯの所定域に
書き込ませ、また転送バッファ２７に転送された遅延時
間データ群をＲＡＭ１７の所定域に書き込ませる。また
、シーケンスコントローラ１８は初期化指令に応じて上
記したリセット命令信号をメモリ制御同路３１，３２．
３５に対して発生するので、メモリ制御回路３１，　　
３２．　　３５によって信号データＲＡＭ５．６及び外
部ＲＡＭ１５の全ての記憶域に“Ｏ”が書き込まれる。

ステップ４７の実行後、ミュートスイッチ回路３０をオ
ンにせしめてミュート状態を解除するためのミュート解
除指令をシーケンスコントローラ１８に対して発生する
（ステップ４８）。すなわち、ミュートスイッチ回路３
０は現在の音場モードを池の音場モードに切替えるため
にＲＡＭ１０．１７及び１つ内のデータやプログラムを
変更する期間だけオフとなるのである。これはデータや
プログラムの変更により生ずる雑音信号が出力されるこ
とを防止するためで，ある。

なお、マイクロコンピュータ２４が初期化指令を発生し
ないで、データ切替指令に応じてシーケンスコントロー
ラ１８がＲＡＭＩＯ，１７へのデータ転送の命令信号を
発生した後、それに続けてリセット命令信号を発生する
ようにしても良い。

次に、ＤＳＰ２内における信号データ処理動作について
説明する。Ａ／Ｄ変換器１に入力されるオーディオ信号
はクロックジエネレータ２８からのクロックパルスに同
期したサンプリング周期毎にディジタルオーディオ信号
データ群ｄｌ，ｄ２・・・・・・ｄｎに変換され、その
オーディオ信号データ群はインターフェース３を介して
第１データバス４に供給される。データバス４に供給さ
れた信号データ群はＲ　Ａ　Ｍ　５又は６に供給されて
記憶される。

ＲＡＭ６に書き込まれた信号データはデータバス１４に
よってインターフェース１６内の出力レジスタ（図示せ
ず）に順次転送され、更にその出力レジスタから外部Ｒ
ＡＭ１５の書き込みアドレスで指定され記憶位置に書き
込まれる。この書き込みアドレスはメモリ制御回路３５
によって制御され外部ＲＡＭ１５の記憶位置数に対応し
た数のアドレスを所定の順番で転送信号データ毎に変化
される。外部ＲＡＭ１５において読み出しアドレスで指
定される記憶位置の信号データが読み出されてインター
フェース１６内の入力レジスタ（図示せず）に転送され
る。読み出しアドレスは、ＲＡＭｌ７に記憶された遅延
時間データがメモリ制御回路３８によって読み出されて
メモリ制御回路３５に供給されるので、メモリ制御回路
３５において供給される遅延時間データに応じて書き込
みアドレスを基準に設定される。すなわち、遅延時間デ
ータにより１つの信号データのＲＡＭｌ５への書き込み
タイミングとその読み出しタイミングとの間が遅延時間
となるのである。インターフェース１６内の入力レジス
タに転送保持された信号データはデータバス１４によっ
て信号データＲＡＭ６に転送される。この外部ＲＡＭ１
５との転送動作により音場制御用の遅延オーディオ信号
デー夕、すなわち初期反射音データが作成されるのであ
る。

一方、ＲＡＭＩＯから読み出された係数データはバッフ
ァメモリ９に供給されて保持される。シーケンスコント
ローラ１８によってタイミングが適切にとられることに
より、バッファメモリ６にはＲＡＭ５．６又はアキュー
ムレータ１２から信号データが転送され、乗算器８はバ
ッファメモリ６に保持された信号データとバッファメモ
リ９に保持された係数データとを乗算する。例えば、信
号データ群ｄｌ，ｄ２・・・・・・ｄｎと係数データ群
α１，α２・・・・・・α０とを積和演算する場合には
、先ず、バッファメモリ６にｄ１が保持出力され、バッ
ファメモリ９にα１が保持出力され、乗算器８において
α１　●ｄ１が演算され、このα１　●ｄ１にＡＬＵＩ
Ｉにおいて０を加算し、その演算結果がアキュームレー
タ１２において保持される。次いで、バッファメモリ６
にｄ２が保持出力され、バッファメモリ９にα２が保持
出力され、乗算器８においてα２・ｄ２が演算されると
、アキュームレータ１２からα１　・ｄ１が出力されて
ＡＬＵ１１においてα１　・ｄ１＋α２　・ｄ２が演算
される。これを繰り返すことよりΣαｃ　　−ｄｔが算
出される。このｔαε　・ｄｔがインターフェース３か
ら出力される。

第４図に示すように右チャンネルのグラフィックイコラ
イザ（Ｇ．Ｅ．Ｑ）処理、左チャンネルの音場制御（Ｓ
．　　Ｆ．　　Ｃ’）処理、左チャンネルのグラフィッ
クイコライザ処理、そして右チャンネルの音場制御処理
の順序で処理が繰り返し行なイつれる。この４つの処理
は第１データバス４を用いた処理である。一方、上記し
た遅延オーディオ信号データの作成処理はこれらグラフ
ィックイコライザ処理及び音場制御処理と並行して行な
われる。

すなわち、第４図に示すように右チャンネルのグラフィ
ックイコライザ処理及び左チャンネルの音場制御処理中
には第２データバスにより外部ＲＡＭ１５から信号デー
タＲＡＭ６へ右チャンネルの音場制御処理用の遅延オー
ディオ信号データ格号の転送処理が行なわれ、また左チ
ャンネルのグラフィックイコライザ処理及び右チャンネ
ルの音場制御処理中には第２データバスにより外部ＲＡ
Ｍ１５から信号データＲＡＭ６へ左チャンネルの音場制
御処理用の遅延オーディオ信号データ構号の転送処理が
行なわれる。

グラフィックイコライザ処理の場合にはＲＡＭ１０にグ
ラフィックイコライザ用に予めキー操作により設定され
た左右チャンネルの周波数帯域毎のレベルに対応する係
数データが記憶される。周波数帯域毎の演算に際しＲＡ
ＭＩＯから係数データが順次読み出されてバツファメモ
リ９に転送される。一方、メモリ制御回路３１によって
ＲＡＭ５の読出しアドレスが実行ステップ毎に指定され
、その指定アドレスから信号データが読み出されてデー
タバス４を介してバツファメモリ７に転送される。

例えば、グラフィックイコライザの１周波数帯域分の動
作を述べると次のようになる。先ず、第１ステップにお
いてＲＡＭ５の１２Ｈ番地から信号データｄｌ２を読み
出し、読み出された信号デー夕ｄｌ２と設定された係数
データα０とをバッファメモリ７，９に転送することに
より乗算器８にて乗算させる。その乗算結果αＯ”ｄｌ
２には第１ステップより２ステップ後の第３ステップに
おいてＡＬＵＩ１によってＯが加算されてその加算結果
がアキュームレータ１２に保持される。

第２ステップにおいてはＲＡＭ５の１１Ｈ番地から信号
データｄｌｌを読み出し、読み出された信号データｄｌ
ｌと設定された係数データα０とを乗算″ｒｉ８にて乗
算させる。その乗算結果α０　・ｄｌｌには第４ステッ
プにおいてＡＬＵＩＩによってアキュームレータ１２の
保持値（第３ステップの加算結果）が加算されてその加
算結果がアキュームレータ１２に保持される。次いで、
第３ステップにおいては３ステップ前のアキュームレー
タ１２の保持値（１周波数帯域の最終演算値）ＥＱｎ，
＋をＲＡＭ５の１０１−１番地及びバッファメモリ７に
転送して係数データα０と乗算器８にて乗算させる。

その乗算結果α０　●ＥＱｎ−＋には第５ステップにお
いてＡＬＵＩ　１によってアキュームレータ１２の保持
値（第４ステップの加算結果）が加算されてその加算結
果がアキュームレータ１２に保持される。

第４ステップにおいてはＲ　Ａ　Ｍ　５の１４口番地か
ら信号データｄｌ４を読み出し、読み出された信号デー
タｄＩ４と設定された係数データα０とを乗算器８にて
乗算させる。その乗算結果αＯ’ｄｌ４には第６ステッ
プにおいてＡＬＵＩＩによってアキュームレータ１２の
保持値（第５ステップの加算結果）が加算されてその加
算結果がアキュームレータ１２に保持される。そして第
５ステップにおいてはＲＡＭ５の１３１．．１番地から
信号データｄ１３を読み出し、読み出された信号データ
ｄｌ３と設定された係数データα０とを乗算器８にて乗
算させる。その乗算結果αＯ’ｄｌ３には第７ステップ
においてＡＬＵＩＩによってアキュームレータ１２の保
持値（第６ステップの加算結果）が加算されてその加算
結果がアキュームレータ１２に保持される。このように
してグラフィックイコライザの１周波数帯域分のオーデ
ィオ信号データが得られ、設定された周波数帯域分だけ
上記と同様の動作が行なわれる。なお、図示していない
が、乗算器８の出力段にはシフタが設けられており、乗
算器８の乗算結果が適切なタイミングをもってＡＬＵｌ
ｌに供給されるようになっている。

次に、切替回路３３の切替動作について説明する。マイ
クロコンピュータ２４はキー操作によりＤＳＰ２の処理
動作が変更されると、第５図に示すように外部ＲＡＭＩ
５を使用する処理であるか否かを判別する（ステップ５
１）。例えば、上記した音場制御処理を行なう場合には
外部Ｒ　Ａ　Ｍ　１５を使用する処理であり、グラフィ
ックイコライザ処理やフィルタ処理だけの処理は外部Ｒ
　Ａ　Ｍ　１５を使用しない処理である。外部ＲＡＭ１
５を使用する処理の場合にはシーケンスコントローラ１
８に対してメモリ独立使用指令を発生し（ステップ５２
）、外部ＲＡＭ１５を使用しない処理の場合にはシーケ
ンスコントローラ１８に対してメモリ共用指令を発生す
る（ステップ５３）。これらの指令はレジスタ２１内に
保持される。シーケンスコントローラ１８は指令レジス
タ２１に保持されたメモリに関する指令内容に応じて切
替回路３３を切替える命令信号を発生する。すなわち、
メモリ独立使用指令の場合にはメモリ制御回路３２から
制御信号がＲＡＭ６に供給され、音場制御処理をする場
合や上記した如く音場制御処理とグラフィックイコライ
ザ処理とを並行して行なう場合には信号データＲＡＭ６
の書き込み及び読み出しはメモリ制御回路３２によって
制御される。一方、メモリ共用指令の場合にはメモリ制
御回路３１から制御信号がＲＡＭ５．６に供給され、外
部ＲＡＭを用いないグラフィックイコライザ処理やフィ
ルタ処理だけの処理の場合には信号データＲ　Ａ　Ｍ５
，６の書き込み及び読み出しはメモリ制御回路３１によ
って制御される。従って、メモリ制御回路３１はＲ　Ａ
　Ｍ　５の書き込み及び読み出しアドレスを指定する他
にＲＡＭ６のアドレスを指定する。

例えば、ＲＡＭ５への書き込み時に書き込みアドレスが
ＲＡＭ５の上限アドレス以上となるとＲＡＭ６のアドレ
ス指定による書き込みに移行するのである。

次いで、キーボード２５のミュートキーが操作された場
合の動作について説明する。マイクロコンピュータ２４
はミュートキーが操作されると、第６図に示したように
ミュート状態であるか否かを判別する（ステップ６１）
。これはミュートフラグＦＭの内容からから判別される
。ミュート状態でない場合にはＦＭ−０であるのでミュ
ート指令を発生し（ステップ６２）、ミュートフラグＦ
門に１をセットする（ステップ６３）。ミュート指令は
指令レジスタ２１に保持されるのでシーケンスコントロ
ーラ１８はミュートスイッチ回路３０をオフ状態にする
。一方、ミュート状態の場合にはＦＭ−１であるのでミ
ュート解除指令を発生し（ステップ６４）、ミュートフ
ラグＦＭを０にリセットする（ステップ６５）。ミュー
ト解除指令はミュート指令に代って指令レジスタ２１に
保持されるのでシーケンスコントローラ１８はミュート
スイッチ回路３０をオン状態にする。

よって、ミュートキーが操作されると、ミュートスイッ
チ回路３０がオフにされ、ミュートキーが再度操作され
ると、ミュートスイッチ回路３０かオンにされる。この
ミュートスイッチ回路３０のオフの期間にはシーケンス
コントローラ１８はプログラムに従った命令発生動作を
継続する。

発明の効果 以上の如く、本発明のオーディオ信号データ処理装置に
おいては、入力したオーディオ信号データをデータメモ
リへ第１データバスを介して書き込みかつ読み出し、デ
ータメモリから第２データバスを介してオーディオ信号
データを順次読み出して遅延用メモリの書き込みアドレ
スで指定される位置に記憶せしめると共にオーディオ信
号データを遅延用メモリの読み出しアドレスで指定され
る位置から順次読み出して第２データバスを介してデー
タメモリに書き込み、遅延用メモリから読み出されてデ
ータメモリに書き込まれたオーディオ信号データに所定
係数データを乗算するようになっている。すなわち、第
２データバスによって音場制御のための初期反射音デー
タの転送処理が乗算ための第１データバスを介したデー
タ転送と並行して同時にできるので、高価な素子を用い
てディジタル処理速度を速くせずとも十分な精度の音場
制御を行ないかつグラフィックイコライザ等の機能を備
えることができる。

【図面の簡単な説明】 第１図は本発明の実施例を示すブロック図、第２図は第
１図の装置を一部分を具体的に示した回路図、第３図、
第５図及び第６図は第１図の装置中のマイクロコンピュ
ータの動作を示すフロー図、第４図は各処理動作の順番
を示す図である。 主要部分の符号の説明 ２・・・ＤＳＰ ４．１４・・・データバス ５．６・・・信号データＲＡＭ ７，９・・・バッファメモリ ８・・・乗算器 １０・・・係数データＲＡＭ １１・・・ＡＬＵ １２・・・アキュームレータ １７・・・遅延時間データＲＡＭ １８・・・シーケンスコントローラ

Claims (1)

【特許請求の範囲】
1. オーディオ信号データを順次供給する入力手段と、オー
   ディオ信号データをデータメモリへ書き込みかつ読み出
   すデータメモリ制御手段と、前記データメモリからオー
   ディオ信号データを順次読み出して遅延用メモリの書き
   込みアドレスで指定される位置に記憶せしめる一方オー
   ディオ信号データを前記遅延用メモリの読み出しアドレ
   スで指定される位置から順次読み出して前記データメモ
   リに書き込む遅延メモリ制御手段と、前記書き込みアド
   レス及び読み出しアドレスを指定するアドレス指定手段
   と、前記遅延メモリ制御手段によって読み出されて前記
   データメモリに書き込まれたオーディオ信号データに所
   定係数データを乗算する演算手段と、前記演算手段の演
   算結果に応じてオーディオ信号データを出力する出力手
   段とからなるオーディオ信号データ処理装置であって、
   前記データメモリ制御手段と前記遅延メモリ制御手段と
   は互いに独立のデータバスを介して前記データメモリに
   ついてのオーディオ信号データの書き込み及び読み出し
   をなすことを特徴とするオーディオ信号データ処理装置
   。