JPH0324599A - オーディオ信号データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はオーディオ信号データ処理装置に関する。

背景技術 家庭や車内においてコンサートホールや劇場における音
響空間、例えば、残響音や臨場感を作り出すために音場
制御をなすことができるオーディオ信号データ処理装置
がある。このようなオーディオ信号データ処理装置にお
いては、チューナ等のオーディオ信号源から出力された
オーディオ信号をディジタル処理することにより音場制
御を施すＤＳＰ　（ディジタル信号処理プロセッサ）が
設けられている。ＤＳＰは四則演算等の演算処理を高速
で繰り返し行なうことができるようになっている。

かかるオーディオ信号データ処理装置においては、通常
、アナログオーディオ信号をデイジタルオーディオ信号
データに変換してＤＳＰに入力させるためにＡ／Ｄ変換
器が設けられている。しかしながら、Ａ／Ｄ変換器のサ
ンプリングタイミングとＤＳＰの動作タイミングとを同
期させるためにＡ／Ｄ変換器と共に周辺回路を設ける必
要があり、ＤＳＰの外付け部品が多くなるという問題点
があった。

発明の概要 そこで、本発明の目的は、Ａ／Ｄ変換器を外付け部品を
用いることな＜ＤＳＰに接続し得るオーディオ信号デー
タ処理装置を提供することである。

本発明のオーディオ信号データ処理装置は、入力アナロ
グオーディオ信号をオーディオ信号データに変換するＡ
／Ｄ変換器と、オーディオ信号データを演算処理しその
処理結果である攻一デイオ信号データを出力する処理手
段と、該処理手段内に設けられ処理手段の動作タイミン
グを司るクロックパルスを発生するクロックパルス発生
手段とからなるオーディオ信号データ処理装置であり、
Ｄ／Ａ変換器はクロックパルスが供給されクロックパル
スに同期して変換動作をなすことを特徴としている。

実施例 以下、本発明の実施例を図面を参照しつつ詳細に説明す
る。

第１図に示した本発明の一実施例たるオーデイオ信号デ
ータ処理装置においては、アナログオーディオ信号がＡ
／Ｄ変換器１を介してＤＳＰ２内の人出力インターフェ
ース３に供給される。人出力インターフェース３には第
１データバス４が接続されている。第１データバス４に
はオーディオ信号データを記憶するデータメモリとして
２つの信号データＲＡＭ５．６が接続されている。また
、データバス４にはバッファメモリ７が接続されており
、バッファメモリ７の出力は乗算器８の一方の入力に接
続されている。乗算器８の他方の入力には係数データを
保持するためのバッファメモリ９が接続され、バッファ
メモリ９には更に複数の係数データを記憶する係数デー
タＲＡＭＩＯが接続されている。ＡＬＵ　（演算器）１
１は乗算器８の計算出力の累算等の演算をするために設
けられており、一方の入力に乗算器８の計算出力が供給
される。他方の入力にはＡＬＵＩＩの計算出力を保持す
るアキュームレータ１２の出力が供給される。またアキ
ュームレータ１２の出力はデータバス４に接続されてい
る。

信号データＲＡＭ５にはメモリ制御回路３１が接続され
ている。メモリ制御回路３１はＲＡＭ５の指定アドレス
へのデータ書き込み及び指定アドレスからデータの読み
出しを制御する制御信号を発生する。信号データＲＡＭ
６にはメモリ制御回路３１と同様のメモリ制御回路３２
が切替回路３３を介して接続されている。切替回路３３
はメモリ制御回路３１からの制御信号によってＲＡＭ６
の指定アドレスへのデータ書き込み及び指定アドレスか
らデータの読み出しが行なわれるように切り替える。ま
た、ＲＡＭＩＯにはメモリ制御回路３１と同様のメモリ
制御回路３４が接続されている。

信号データＲＡＭ６は第１データバス４とは別の第２デ
ータバス１４にも接続されている。具体的には第２図に
示すようにＲＡＭ６と第１データバス４との間には３ス
テートバッフ７３９ａ，３９ｂが設けられ、また、ＲＡ
Ｍ６と第２データバス１４との間には３ステートバッフ
ァ４０ａ，４０ｂが設けられている。ステートバッフ７
３９ａ．３　９　ｂ，　　４　０　ａ，　４　０　ｂは
後述のシーケンスコントローラ１８からの命令信号に応
じて個別にオンとなる。すなわち、第１データバス４か
らの信号データをＲＡＭ６に書き込む場合にはステート
バッファ３９ａがオンとなり、ＲＡＭ６から第１データ
バス４に信号データを読み出す場合にはステートバッフ
７３９ｂがオンとなる。同様に第２データバス１４から
の信号データをＲＡＭ６に書き込む場合にはステートバ
ッファ４０ａがオンとなり、ＲＡＭ６から第２データバ
ス１４に信号データを読み出す場合にはステートバッフ
ァ４０ｂがオンとなる。このように命令信号に応じてオ
ンとなるステートバッファは３９ａ，３９ｂ，４０ａ，
４０ｂのうちの常にいずれか１である。

データバス１４には外部ＲＡＭ１５とのデータ転送用の
インターフェース１６が接続されている。

外部ＲＡＭ１５はオーディオ信号データの遅延信号デー
タを作成するために設けられた遅延用メモリであり、記
憶容量が大なるほど遅延時間の長い信号データを作成す
ることができる。ＲＡＭＩ　５の書き込み及び読み出し
アドレスを指定するためにメモリ制御回路３５が設けら
れ、メモリ制御回路３５には遅延時間データＲＡＭ１７
が接続されている。ＲＡＭ１７における遅延時間データ
の書き込み及び読み出しはメモリ制御回路３８によって
制御される。

インターフェース３．１６、乗算器８、バッファメモリ
７，９、ＡＬＵＩ　１、アキュームレータ１２、メモリ
制御回路３１，３２，３４，３５．３８及び切替回路３
３の動作はシーケンスコントローラ１８によって制御さ
れる。シーケンスコントローラ１８にはプログラムＲＡ
Ｍ１９が接続されており、プログラムＲＡＭ１９に書き
込まれたプログラムに従って動作する。プログラムＲＡ
Ｍ１つにはプログラムカウンタ２０が接続され、プログ
ラムカウンタ２０の計数値が加算される毎にその新たな
計数値に対応するステップの命令コードがプログラムＲ
ＡＭ１９から読み出されてシーケンスコントローラ１８
に供給される。また、シーケンスコントローラ１８には
後述のマイクロコンピュータ２４からの指令を複数保持
するレジスタ２１が接続されている。

プログラムＲＡＭ１９及びレジスタ２１はメインバス２
２に各々接続されている。メインバス２２にはインター
フェース２３を介してマイクロコンピュータ２４が接続
されている。またメインバス２２には転送バッファ２６
．２７が接続されている。転送バッファ２６はマイクロ
コンピュータ２４から供給される係数データをＲＡＭＩ
Ｏに記憶させるために一時的に保持する。転送バッファ
２７はマイクロコンピュータ２４から供給される遅延時
間データをＲＡＭ１７に記憶させるために一時的に保持
する。

マイクロコンピュータ２４はマイクロプロセッサ、ＲＡ
Ｍ，ＲＯＭ及びインターフェース（共に図示せず）から
構成されている。マイクロコンピュータ２４にはキーボ
ード２５が接続されている。

キーボード２５には音場特性の異なるホール１、ホール
２・・・・・・の如く音場モードを指定する複数のモー
ドキーやグラフィックイコライザ調整の周波数帯域設定
キー、レベル調整キー及びミュートキー（共に図示せず
）等の複数のキーが設けられている。マイクロコンピュ
ータ２４のＲ　Ｏ　Ｍにはマイクロコンピュータ２４自
身が処理するＤＳＰ制御プログラムの他にシーケンスコ
ントローラ１８が処理する複数のシニケンス制御プログ
ラム、ＲＡＭＩＯに供給する複数の係数データ群、ＲＡ
Ｍ１７に供給する読み出しアドレス設定用の複数の遅延
時間データ群が予め書き込まれている。

ＤＳＰ２内にはクロツクジェネレータ２８が設けられて
おり、クロックジェネレータ２８からクロックパルスが
シーケンスコントローラ１８やプログラムカウンタ２０
に供給される。またクロックジエネレータ２８から発生
されるクロックパルスはＡ／Ｄ変化器１のサンプリング
のタイミング信号として供給される。

また、インターフェース３から出力されるオーディオ信
号データはミュートスイッチ回路３０に供給される。ミ
ュートスイッチ回路３０のオン時にはオーディオ信号デ
ータは更にディジタルフィルタ３６を介してＤ／Ａ変換
器３７に供給される。

ミュートスイッチ回路３０のオンオフはシーケンスコン
トローラ１８から出力される命令信号によって制御され
るようになっている。

かかる構成において、上記したミュートスイッチ回路３
０のオンオフの命令信号の他に、シーケンスコントロー
ラ１８は転送バッファ２６に保持された係数データ群を
ＲＡＭＩＯに転送する命令信号、転送バッファ２７に保
持されたアドレスデータ群をＲＡＭ１７に転送する命令
信号、インターフェース３からのオーディオ信号データ
の信号データＲＡＭ５．６の指定アドレスへの転送命令
信号、信号データＲＡＭ５．６の指定アドレスから信号
データを読み出してバッファメモリ７へ転送する命令信
号、ＲＡＭＩ　Ｏの指定アドレスから係数データを読み
出してバッファメモリ９へ転送する命令信号、ＡＬＵＩ
Ｉの各種演算動作命令信号、アキュームレータ１２に保
持された信号データの信号データＲＡＭ５．６の指定ア
ドレス又はバッファメモリ７への転送命令信号、信号デ
ータＲＡＭ６の指定アドレスから外部ＲＡＭ１５の書き
込み指定アドレスへの転送命令信号、外部ＲＡＭ１５の
遅延指定アドレスから信号データＲＡＭ６の指定アドレ
スへの転送命令信号、ＲＡＭ５．６及び外部ＲＡＭ１５
を初期化するためのリセット命令信号等の命令信号を発
生する。これらの命令信号はマイクロコンピュータ２４
からの指令又はプログラムＲＡＭ１９に記憶されたプロ
グラムに従って適切なタイミングで発生される。なお、
マイクロコンピュータ２４からの指令は指令レジスタ２
１に保持されるので、シーケンスコントローラ１８はプ
ログラムに従った動作中に指令レジスタ２１の内容を監
視して割り込み動作によりマイクロコンピュータ２４か
らの指令に対する命令信号の発生を行なう。指令レジス
タ２１に保持された指令はそれに対応する命令信号が発
生されると例えば、シーケンスコントローラ１８によっ
てキャンセルされる。

キーボード２５のいずれかのモードキーが操作されると
、マイクロコンピュータ２４は第３図に示すように現在
の音場モードと異なる音場モードを指定するモードキー
の操作か否かを判別する（ステップ４１）。現在の音場
モードと異なる音場モードの指定の場合には直ちにミュ
ートスイッチ回路３０をオフにせしめてミュート状態と
するためにミュート指令をシーケンスコントローラ１８
に対して発生し（ステップ４２）、操作されたキーに対
応するシーケンス制御プログラム、係数データ群αｌ，
α２・・・・・・αｎ及び遅延時間データｌｔ＋，！・
・・・・・ｔｎをＲＯＭから読み出して転送する（ステ
ップ４３〜４５）。シーケンス制御プログラムはインタ
ーフェース２３、そしてメインバス２２を介してＲＡＭ
１９に転送されて図示しないプログラムメモリ制御回路
によって書き込まれる。係数データ群はインターフェー
ス２３、そしてメインバス２２を介して転送バツファ２
６に転送される。遅延時間データ群はインターフェース
２３、そしてメインバス２２を介して転送バッファ２７
に転送される。このように係数データ及び遅延時間デー
タを転送バッファ２６、２７に転送すると、マイクロコ
ンピュータ２４はシーケンスコントローラ１８に対して
データ切替指令を発生し（ステップ４６）、更に初期化
指令を発生する（ステップ４７）。シーケンスコントロ
ーラ１８はデータ切替指令に応じてメモリ制御回路３４
．３８に対して所定の命令信号を発生して転送バッファ
２６に転送された係数データ群をＲＡＭ１０の所定域に
書き込ませ、また転送バッファ２７に転送された遅延時
間データ群をＲＡＭ１７の所定域に書き込ませる。また
、シーケンスコントローラ１８は初期化指令に応じて上
記したリセット命令信号をメモリ制御回路３１，３２．
３５に対して発生するので、メモリ制御回路３１，　　
３２．３５によって信号データＲＡＭ５．６及び外部Ｒ
ＡＭ１５の全ての記憶域に″０”が書き込まれる。

ステップ４７の実行後、ミュートスイッチ回路３０をオ
ンにせしめてミュート状態を解除するためのミュート解
除指令をシーケンスコントローラ１８に対して発生する
（ステップ４８）。すなわち、ミュートスイッチ回路３
０は現在の音場モードを他の音場モードに切替えるため
にＲＡＭ１０．１７及び１つ内のデータやプログラムを
変更する期間だけオフとなるのである。これはデータや
プログラムの変更により生ずる雑音信号が出力されるこ
とを防止するためである。

なお、マイクロコンピュータ２４が初期化指令を発生し
ないで、データ切替指令に応じてシーケンスコントロー
ラ１８がＲＡＭＩＯ，１７へのデータ転送の命令信号を
発生した後、それに続けてリセット命令信号を発生する
ようにしても良い。

次に、ＤＳＰ２内における信号データ処理動作について
説明する。Ａ／Ｄ変換器１に入力されるオーディオ信号
はクロックジエネレータ２８からのクロックパルスに同
期したサンプリング周期毎にディジタルオーディオ信号
データ１ｄ＋，ｄ２・・・・・・ｄｎに変換され、その
オーディオ信号データ群はインターフェース３を介して
第１データバス４に供給される。データバス４に供給さ
れた信号データ群はＲＡＭ５又は６に供給されて記憶さ
れる。

ＲＡＭ６に書き込まれた信号データはデータバス１４に
よってインターフェース１６内の出力レジスタ（図示せ
ず）に順次転送され、更にその出力レジスタから外部Ｒ
ＡＭ１５の書き込みアドレスで指定され記憶位置に書き
込まれる。この書き込みアドレスはメモリ制御回路３５
によって制御され外部ＲＡＭ１５の記憶位置数に対応し
た数のアドレスを所定の順番で転送信号データ毎に変化
される。外部ＲＡＭＩ５において読み出しアドレスで指
定される記憶位置の信号データが読み出されてインター
フェース１６内の入力レジスタ（図示せず）に転送され
る。読み出しアドレスは、ＲＡＭ１７に記憶された遅延
時間データがメモリ制御回路３８によって読み出されて
メモリ制御回路３５に供給されるので、メモリ制御回路
３５において供給される遅延時間データに応じて書き込
みアドレスを基準に設定される。すなわち、遅延時間デ
ータにより１つの信号データのＲＡＭ１５への書き込み
タイミングとその読み出しタイミングとの間が遅延時間
となるのである。インターフ工−ス１６内の入力レジス
タに転送保持された信号データはデータバス１４によっ
て信号データＲＡＭ６に転送される。この外部ＲＡＭ１
５との転送動作により音場制御用の遅延オーディオ信号
データが作成されるのである。

一方、ＲＡＭＩＯから読み出された係数データはバッフ
ァメモリ９に供給されて保持される。シーケンスコント
ローラ１８によってタイミングが適切にとられることに
より、バッファメモリ６にはＲＡＭ５．６又はアキュー
ムレータ１２から信号データが転送され、乗算器８はバ
ッファメモリ６に保持された信号データとバッファメモ
リ９に保持された係数データとを乗算する。例えば、信
号データ群ｄ，，ｄ２・・・・・・ｄｏと係数データ群
α１．α２・・・・・・αｎとを積和演算する場合には
、先ず、バッファメモリ６にｄ１が保持出力され、バッ
ファメモリ９にα１が保持出力され、乗算器８において
α１　・ｄ１が演算され、このα１　・ｄ１にＡＬＵＩ
ＩにおいてＯを加算し、その演算結果がアキュームレー
タ１２において保持される。次いで、バッファメモリ６
にｄ２が保持出力され、バッファメモリ９にα２が保持
出力され、乗算器８においてα２　・ｄ２が演算される
と、アキュームレータ１２からα１　・ｄ１が出力され
てＡＬＵ１１においてα１　・ｄ１＋α２　・ｄ２が演
算される。これを繰り返すことよりΣαｔ　−ｄｔが算
出ｂＪ される。このＬαｔ　−ｄｔがインターフェース３から
出力される。

第４図に示すように右チャンネルのグラフィックイコラ
イザ（Ｇ．Ｅ．Ｑ）処理、左チャンネルの音場制御（Ｓ
．Ｆ．Ｃ）処理、左チャンネルのグラフィックイコライ
ザ処理、そして右チャンネルの音場制御処理の順序で処
理が繰り返し行なわれる。この４つの処理は第１データ
バス４を用いた処理である。一方、上記した遅延オーデ
ィオ信号データの作成処理はこれらグラフィックイコラ
イザ処理及び音場制御処理と並行して行なわれる。

すなわち、第４図に示すように右チャンネルのグラフィ
ックイコライザ処理及び左チャンネルの音場制御処理中
には第２データパスにより外部ＲＡＭ１５から信号デー
タＲＡＭ６へ右チャンネルの音場制御処理用の遅延オー
ディオ信号データの転送処理が行なわれ、また左チャン
ネルのグラフィックイコライザ処理及び右チャンネルの
音場制御処理中には第２データパスにより外部ＲＡＭ１
５から信号データＲＡＭ６へ左チャンネルの音場制御処
理用の遅延オーディオ信号データの転送処理が行なわれ
る。

グラフィックイコライザ処理の場合にはＲＡＭ１０にグ
ラフィックイコライザ用に予めキー操作により設定され
た左右チャンネルの周波数帯域毎のレベルに対応する係
数データが記憶される。周波数帯域毎の演算に際しＲＡ
ＭＩＯから係数データが読み出されてバッファメモリ９
に転送される。

一方、メモリ制御回路３１によってＲＡＭ５の読出しア
ドレスが実行ステップ毎に指定され、その指定アドレス
から信号データが読み出されてデータバス４を介してバ
ッファメモリ７に転送される。

例えば、グラフィックイコライザの１周波数帯域分の動
作を述べると次のようになる。先ず、第１ステップにお
いてＲ　Ａ　Ｍ　５の１２Ｈ番地から信号データｄｌ２
を読み出し、読み出された信号デタｄｌ２と設定された
係数データα０とをバッファメモリ７，９に転送するこ
とにより乗算器８にて乗算させる。その乗算結果αＯ”
ｄｌ２には第１ステップより２ステップ後の第３ステッ
プにおいてＡＬＵＩＩによって０が加算されてその加算
結果がアキュームレータ１２に保持される。

第２ステップにおいてはＲＡＭ５の１１＋−＋番地から
信号データ（Ｉｎを読み出し、読み出された信号データ
ｄｌｌと設定された係数データα。とを乗算器８にて乗
算させる。その乗算結果αＯ”ｄｌｌには第４ステップ
においてＡＬＵＩ　１によってアキュームレータ１２の
保持値（第３ステップの加算結果）が加算されてその加
算結果がアキュームレータ１２に保持される。次いで、
第３ステップにおいては３ステップ前のアキュームレー
タ１２の保持値（１周波数帯域の最終演算値）ＥＱｎ→
をＲＡＭ５の１０Ｈ番地及びバッファメモリ７に転送し
て係数データα０と乗算器８にて乗算させる。

その乗算結果α０◆ＥＱｎ−＋には第５ステップにおい
てＡＬＵＩＩによってアキュームレータ１２の保持値（
第４ステップの加算結果）が加算されてその加算結果が
アキュームレータ１２に保持される。

第４ステップにおいてはＲＡＭ５の１４口番地から信号
データｄｌ４を読み出し、読み出された信号データｄｌ
４と設定された係数データα０とを乗算器８にて乗算さ
せる。その乗算結果αＯ”ｄｌ４には第６ステップにお
いてＡＬＵＩ　１によってアキュームレータ１２の保持
値（第５ステップの加算結果）が加算されてその加算結
果がアキュームレータ１２に保持される。そして第５ス
テップにおいてはＲＡＭ５の１３｝−１番地から信号デ
ータｄ１３を読み出し、読み出された信号データｄｌ３
と設定された係数データα０とを乗算器８にて乗算させ
る。その乗算結果αＯ”ｄｌ３には第７ステップにおい
てＡＬＵＩＩによってアキュームレータ１２の保持値（
第６ステップの加算結果）が加算されてその加算結果が
アキュームレータ１２に保持される。このようにしてグ
ラフィックイコライザの１周波数帯域分のオーディオ信
号データが得られ、設定された周波数帯域分だけ上記と
同様の動作が行なわれる。なお、図示していないが、乗
算器８の出力段にはシックが設けられており、乗算器８
の乗算結果が適切なタイミングをもってＡＬＵｌｌに供
給されるようになっている。

次に、切替回路３３の切替動作について説明する。マイ
クロコンピュータ２４はキー操作によりＤＳＰ２の処理
動作が変更されると、第５図に示すように外部ＲＡＭ１
５を使用する処理であるか否かを判別する（ステップ５
１）。例えば、上記した音場制御処理を行なう場合には
外部ＲＡＭＩ５を使用する処理であり、グラフィックイ
コライザ処理やフィルタ処理だけの処理は外部ＲＡＭＩ
５を使用しない処理である。外部ＲＡＭ１５を使用する
処理の場合にはシーケンスコントローラ１８に対してメ
モリ独立使用指令を発生し（ステップ５２）、外部ＲＡ
Ｍ１５を使用しない処理の場合にはシーケンスコントロ
ーラ１８に対してメモリ共用指令を発生する（ステップ
５３）。これらの指令はレジスタ２１内に保，持される
。シーケンスコントローラ１８は指令レジスタ２１に保
持されたメモリに関する指令内容に応じて切替回路３３
を切替える命令信号を発生する。すなわち、メモリ独立
使用指令の場合にはメモリ制御回路３２から制御信号が
ＲＡＭ６に供給され、音場制御処理をする場合や上記し
た如く音場制御処理とグラフィックイコライザ処理とを
並行して行なう場合には信号データＲＡＭ６の書き込み
及び読み出しはメモリ制御回路３２によって制御される
。一方、メモリ共用指令の場合にはメモリ制御回路３１
から制御信号がＲＡＭ５．６に供給され、外部ＲＡＭを
用いないグラフィックイコライザ処理やフィルタ処理だ
けの処理の場合には信号データＲＡＭ５．６の書き込み
及び読み出しはメモリ制御回路３１によって制御される
。従って、メモリ制御回路３１はＲＡＭ５の書き込み及
び読み出しアドレスを指定する他にＲＡＭ６のアドレス
を指定する。

例えば、ＲＡＭ５への書き込み時に書き込みアドレスが
ＲＡＭ５の上限アドレス以上となるとＲＡＭ６のアドレ
ス指定による書き込みに移行するのである。

次いで、キーボード２５のミュートキーが操作された場
合の動作について説明する。マイクロコンピュータ２４
はミュートキーが操作されると、第６図に示したように
ミュート状態であるか否かを判別する（ステップ６１）
。これはミュートフラグＦＭの内容からから判別される
。ミュート状態でない場合にはＦＭ−０てあるのでミュ
ート指令を発生し（ステップ６２）、ミュートフラグＦ
閂に１をセットする（ステップ６３）。ミュート指令は
指令レジスタ２１に保持されるのでシーケンスコントロ
ーラ１８はミュートスイッチ回路３０をオフ状態にする
。一方、ミュート状態の場合にはＦＭ−１であるのでミ
ュート解除指令を発生し（ステップ６４）、ミュートフ
ラグＦＭを０にリセットする（ステップ６５）。ミュー
ト解除指令はミュート指令に代って指令レジスタ２１に
保持されるのでシーケンスコントローラ１８はミュトス
イッチ回路３０をオン状態にする。

よって、ミュートキーが操作されると、ミュートスイッ
チ回路３０がオフにされ、ミュートキが再度操作される
と、ミュートスイッチ回路３０がオンにされる。このミ
ュートスイッチ回路３０のオフの期間にはシーケンスコ
ントローラ１８はプログラムに従った命令発生動作を継
続する。

発明の効果 以上の如く、本発明によるオーディオ信号デタ処理装置
においては、ＤＳＰ内の動作タイミングを司るクロック
パルスがＡ／Ｄ変換器に供給されてＡ／Ｄ変換器のサン
プリング動作がクロックパルスに同期して行なわれるよ
うに構成されているので、Ａ／Ｄ変換器のために別個の
クロックパルス発生器を必要とせず、装置全体の構成が
簡単となりコストダウンを実現できるのである。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図の装置を一部分を具体的に示した回路図、第３図、
第５図及び第６図は第１図の装置中のマイクロコンピュ
ータの動作を示すフロー図、第４図は各処理動作の順番
を示す図である。 主要部分の符号の説明 ２・・・・・・ＤＳＰ ４．１４・・・・・・データバス ５．６・・・・・・信号データＲＡＭ ７，９・・・・・・バッファメモリ ８・・・・・・乗算器 １０・・・・・・係数データＲＡＭ １１・・・・・・ＡＬＵ １２・・・・・・アキュームレータ

Claims (1)

【特許請求の範囲】
1. 入力アナログオーディオ信号をオーディオ信号データに
   変換するＡ／Ｄ変換器と、前記オーディオ信号データを
   演算処理しその処理結果であるオーディオ信号データを
   出力する処理手段と、前記処理手段内に設けられ前記処
   理手段の動作タイミングを司るクロックパルスを発生す
   るクロックパルス発生手段とからなるオーディオ信号デ
   ータ処理装置であって、前記Ａ／Ｄ変換器は前記クロッ
   クパルスが供給され前記クロックパルスに同期して変換
   動作をなすことを特徴とするオーディオ信号データ処理
   装置。