JPH0440552U - - Google Patents
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- Publication number
- JPH0440552U JPH0440552U JP8267990U JP8267990U JPH0440552U JP H0440552 U JPH0440552 U JP H0440552U JP 8267990 U JP8267990 U JP 8267990U JP 8267990 U JP8267990 U JP 8267990U JP H0440552 U JPH0440552 U JP H0440552U
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- type region
- semiconductor substrate
- insulating film
- gate electrode
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 description 4
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Thyristors (AREA)
Description
第１図ａは本案の一実施例の平面図、同図ｂは
その−′略断面図、同図ｃはその電極のパタ
ーンの平面図、第２図ａは従来の一例の平面図、
同図ｂはそのＹ−Ｙ′略断面図、第３図ａは他の
従来例の平面図、同図ｂはそのＺ−Ｚ′略断面図
、第４図は半導体基板の表面の各拡散層のパター
ンの平面図である。 １……Ｎ型半導体基板、２……分離拡散層、８
，４……Ｐ型拡散層、５，６，７……Ｎ型拡散層
、８……ゲート電極、９……絶縁膜。
その−′略断面図、同図ｃはその電極のパタ
ーンの平面図、第２図ａは従来の一例の平面図、
同図ｂはそのＹ−Ｙ′略断面図、第３図ａは他の
従来例の平面図、同図ｂはそのＺ−Ｚ′略断面図
、第４図は半導体基板の表面の各拡散層のパター
ンの平面図である。 １……Ｎ型半導体基板、２……分離拡散層、８
，４……Ｐ型拡散層、５，６，７……Ｎ型拡散層
、８……ゲート電極、９……絶縁膜。
Claims (1)
- 第１の導電型の半導体基板の表面に形成された
第２の導電型の領域とその外周及びそれに包囲さ
れる第１の導電型の領域とによつて形成されるＰ
Ｎ接合の表面を、絶縁膜を介してゲート電極によ
つて覆つたことを特徴とするスイツチング素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8267990U JPH0440552U (ja) | 1990-08-02 | 1990-08-02 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8267990U JPH0440552U (ja) | 1990-08-02 | 1990-08-02 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0440552U true JPH0440552U (ja) | 1992-04-07 |
Family
ID=31629710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8267990U Pending JPH0440552U (ja) | 1990-08-02 | 1990-08-02 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0440552U (ja) |
-
1990
- 1990-08-02 JP JP8267990U patent/JPH0440552U/ja active Pending