JPH0441507B2 - - Google Patents
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- JPH0441507B2 JPH0441507B2 JP62125604A JP12560487A JPH0441507B2 JP H0441507 B2 JPH0441507 B2 JP H0441507B2 JP 62125604 A JP62125604 A JP 62125604A JP 12560487 A JP12560487 A JP 12560487A JP H0441507 B2 JPH0441507 B2 JP H0441507B2
- Authority
- JP
- Japan
- Prior art keywords
- groove
- oxide film
- capacitor
- electrode
- forming
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体装置の製造方法に関し、特に
MOSキヤパシタの形成工程を改良した半導体装
置の製造方法に係わる。
MOSキヤパシタの形成工程を改良した半導体装
置の製造方法に係わる。
（従来の技術）
近年、半導体集積回路の高集積化の要請から素
子の寸法を縮小させることが試みられている。例
えば第１図に示すように半導体基板１の主面に絶
縁膜２を介してキヤパシタ電極を設けることより
記憶を蓄えるためのMOSキヤパシタを形成した
MOSダイラミツクRAMにおいて、キヤパシタ電
極３の面積を縮小して集積度を高めることが考え
られる。しかしながら、かかる構造のMOSキヤ
パシタではキヤパシタ電極３の面積を小さくする
と、キヤパシタに蓄えられる電荷の量が少なくな
り、ノイズ等に対するマージンがとれなくなる問
題がある。
子の寸法を縮小させることが試みられている。例
えば第１図に示すように半導体基板１の主面に絶
縁膜２を介してキヤパシタ電極を設けることより
記憶を蓄えるためのMOSキヤパシタを形成した
MOSダイラミツクRAMにおいて、キヤパシタ電
極３の面積を縮小して集積度を高めることが考え
られる。しかしながら、かかる構造のMOSキヤ
パシタではキヤパシタ電極３の面積を小さくする
と、キヤパシタに蓄えられる電荷の量が少なくな
り、ノイズ等に対するマージンがとれなくなる問
題がある。
このようなことから、MOSキヤパシタを構
成する絶縁膜の厚さを薄くすること、MOSキ
ヤパシタを構成する絶縁膜として従来用いられて
いるSiO2膜の代わりに誘電率の大きいSi3N4膜等
を使用すること、が知られている。しかしなが
ら、かかる構造のMOSキヤパシタでは絶縁膜の
耐圧や膜質（ピンホール等）の点で問題があり、
キヤパシタ電極の面積を縮小するのには限界があ
つた。
成する絶縁膜の厚さを薄くすること、MOSキ
ヤパシタを構成する絶縁膜として従来用いられて
いるSiO2膜の代わりに誘電率の大きいSi3N4膜等
を使用すること、が知られている。しかしなが
ら、かかる構造のMOSキヤパシタでは絶縁膜の
耐圧や膜質（ピンホール等）の点で問題があり、
キヤパシタ電極の面積を縮小するのには限界があ
つた。
また、所定の容量を維持しつつMOSキヤパシ
タの面積を縮小する別の方法として、以下に述べ
る凹形MOSキヤパシタ（又はＶ形MOSキヤパシ
タ）が知られている。即ち、このキヤパシタは第
２図に示すように半導体基板１にＶ型の凹部４を
形成し、この凹部４に絶縁膜２′を介してキヤパ
シタ電極３′を設けてた構造になつている。かか
る凹形キヤパシタは、凹部４の深さや形状を変え
ることによつてキヤパシタ電極３′の実効面積を
任意に選ぶことができると共に、絶縁膜の耐圧、
膜質等も良好にできる。しかしながら、前記凹形
MOSキヤパシタでは凹部４とキヤパシタ電極
３′とのセルフアランイがにずかしく、マスク合
せずれを考慮して凹部４の両側に余裕（Ａ）をと
る必要があり、MOSキヤパシタの縮小化の妨げ
となり、ひいてはMOSダイナミツクRAMの高集
積化にとつて大きな問題となつていた。
タの面積を縮小する別の方法として、以下に述べ
る凹形MOSキヤパシタ（又はＶ形MOSキヤパシ
タ）が知られている。即ち、このキヤパシタは第
２図に示すように半導体基板１にＶ型の凹部４を
形成し、この凹部４に絶縁膜２′を介してキヤパ
シタ電極３′を設けてた構造になつている。かか
る凹形キヤパシタは、凹部４の深さや形状を変え
ることによつてキヤパシタ電極３′の実効面積を
任意に選ぶことができると共に、絶縁膜の耐圧、
膜質等も良好にできる。しかしながら、前記凹形
MOSキヤパシタでは凹部４とキヤパシタ電極
３′とのセルフアランイがにずかしく、マスク合
せずれを考慮して凹部４の両側に余裕（Ａ）をと
る必要があり、MOSキヤパシタの縮小化の妨げ
となり、ひいてはMOSダイナミツクRAMの高集
積化にとつて大きな問題となつていた。
（発明が解決しようとする問題点）
本発明は、上記従来の問題点を解決するために
なされたもので、メモリセルに平面的に占めるキ
ヤパシタ電極の面積を縮小化すると共に高容量化
が図られたMOSキヤパシタを有し、かつ前記キ
ヤパシタ電極とMOSトランジスタのゲート電極
間の絶縁耐圧を向上し、さらに不必要なマージン
取ることなく設計寸法通りのチヤンネル長を有す
るカツトオフ特性が良好なゲート電極の形成が可
能な半導体装置の製造方法を提供しようとするも
のである。
なされたもので、メモリセルに平面的に占めるキ
ヤパシタ電極の面積を縮小化すると共に高容量化
が図られたMOSキヤパシタを有し、かつ前記キ
ヤパシタ電極とMOSトランジスタのゲート電極
間の絶縁耐圧を向上し、さらに不必要なマージン
取ることなく設計寸法通りのチヤンネル長を有す
るカツトオフ特性が良好なゲート電極の形成が可
能な半導体装置の製造方法を提供しようとするも
のである。
［発明の構成］
（課題を解決するための手段）
本発明は、一導電型のシリコン基板の所望部分
に溝部を設ける工程と、前記溝部内面に絶縁膜を
形成する工程と、不純物を含む多結晶シリコンか
らなる電極材料を堆積して少なくとも前記溝部内
に前記電極材料を埋め込む工程と、前記溝部を除
く領域上の電極材料が除去されるまでエツチング
して溝部内に電極材料を残存させることによりキ
ヤパシタ電極を有するMOSキヤパシタを形成す
る工程と、熱酸化を施して前記シリコン基板表面
に薄い酸化膜を、前記溝部内の不純物を含む多結
晶シリコンからなるキヤパシタ電極表面に厚い酸
化膜をそれぞれ形成する工程と、ゲート電極を前
記基板表面の薄い酸化膜上から前記キヤパシタ電
極表面の厚い酸化膜上に延出させて形成する工程
と、前記ゲート電極に隣接した前記基板表面に前
記基板と逆導電型の不純物拡散層を形成する工程
とを具備したことを特徴とする半導体装置の製造
方法である。
に溝部を設ける工程と、前記溝部内面に絶縁膜を
形成する工程と、不純物を含む多結晶シリコンか
らなる電極材料を堆積して少なくとも前記溝部内
に前記電極材料を埋め込む工程と、前記溝部を除
く領域上の電極材料が除去されるまでエツチング
して溝部内に電極材料を残存させることによりキ
ヤパシタ電極を有するMOSキヤパシタを形成す
る工程と、熱酸化を施して前記シリコン基板表面
に薄い酸化膜を、前記溝部内の不純物を含む多結
晶シリコンからなるキヤパシタ電極表面に厚い酸
化膜をそれぞれ形成する工程と、ゲート電極を前
記基板表面の薄い酸化膜上から前記キヤパシタ電
極表面の厚い酸化膜上に延出させて形成する工程
と、前記ゲート電極に隣接した前記基板表面に前
記基板と逆導電型の不純物拡散層を形成する工程
とを具備したことを特徴とする半導体装置の製造
方法である。
前記溝部は、一般的に前記半導体基板に複数設
けられる。かかる溝部は、例えばマスク材（レジ
ストパターン等）を用いて露出する基板部分を所
望深さ選択的にエツチングする方法により形成さ
れる。この場合、エツチング手段としては反応性
イオンビームエツチング、リアクテイブイオンエ
ツチングを用いれば、側面が略垂直な溝部を形成
することが可能となる。ただし、その他のエツチ
ング手段により逆テーパ状の側面を有する溝部を
形成してもよい。また、異なる深さの溝部を前記
半導体基板に設けることも可能である。
けられる。かかる溝部は、例えばマスク材（レジ
ストパターン等）を用いて露出する基板部分を所
望深さ選択的にエツチングする方法により形成さ
れる。この場合、エツチング手段としては反応性
イオンビームエツチング、リアクテイブイオンエ
ツチングを用いれば、側面が略垂直な溝部を形成
することが可能となる。ただし、その他のエツチ
ング手段により逆テーパ状の側面を有する溝部を
形成してもよい。また、異なる深さの溝部を前記
半導体基板に設けることも可能である。
前記絶縁膜の形成手段としては、例えば熱酸化
により酸化膜を形成する方法、CVD法により
SiO2膜やSi3N4膜等などを形成する方法を採用し
得る。かかる絶縁膜は、前記溝部内を全て埋め込
まず溝部の内側面及び底面に薄く形成することが
必要である。
により酸化膜を形成する方法、CVD法により
SiO2膜やSi3N4膜等などを形成する方法を採用し
得る。かかる絶縁膜は、前記溝部内を全て埋め込
まず溝部の内側面及び底面に薄く形成することが
必要である。
前記不純物を含む多結晶シリコンとしは、例え
ば燐ドープ多結晶シリコン、砒素ドープ多結晶シ
リコン等を挙げることができる。かかる多結晶シ
リコンからなる電極材料の堆積に際しては、前記
溝部の開口部幅の半分以上の厚さとなるように堆
積することが望ましい。
ば燐ドープ多結晶シリコン、砒素ドープ多結晶シ
リコン等を挙げることができる。かかる多結晶シ
リコンからなる電極材料の堆積に際しては、前記
溝部の開口部幅の半分以上の厚さとなるように堆
積することが望ましい。
（作用）
本発明によれば、一導電型のシリコン基板の所
望部分に溝部を設け、前記溝部内面に絶縁膜を形
成し、さらに不純物を含む多結晶シリコンからな
る電極材料を堆積して少なくとも前記溝部内に前
記電極材料を埋め込んだ後、前記溝部を除く領域
上の電極材料が除去されるまでエツチングして溝
部内に電極材料を残存させることによつて、キヤ
パシタ電極を前記溝部内に自己整合的に形成する
ことができる。その結果、前記キヤパシタ電極の
面積は前記溝部の開口面積で決定されるため、形
成されたMOSキヤパシタのメモリセルに平面的
に占める面積を縮小化できる。しかも、形成され
たMOSキヤパシタは溝部内に絶縁膜を挟んでキ
ヤパシタ電極が埋め込まれた構造を有するため、
平面的に占める面積を縮小化されているにもかか
わらず、高容量化できる。
望部分に溝部を設け、前記溝部内面に絶縁膜を形
成し、さらに不純物を含む多結晶シリコンからな
る電極材料を堆積して少なくとも前記溝部内に前
記電極材料を埋め込んだ後、前記溝部を除く領域
上の電極材料が除去されるまでエツチングして溝
部内に電極材料を残存させることによつて、キヤ
パシタ電極を前記溝部内に自己整合的に形成する
ことができる。その結果、前記キヤパシタ電極の
面積は前記溝部の開口面積で決定されるため、形
成されたMOSキヤパシタのメモリセルに平面的
に占める面積を縮小化できる。しかも、形成され
たMOSキヤパシタは溝部内に絶縁膜を挟んでキ
ヤパシタ電極が埋め込まれた構造を有するため、
平面的に占める面積を縮小化されているにもかか
わらず、高容量化できる。
また、キヤパシタ電極を不純物を含む多結晶シ
リコンにより形成することによつて、MOSキヤ
パシタの形成後の熱酸化処理工程で前記シリコン
基板表面に薄い酸化膜を、前記溝部内の不純物を
含む多結晶シリコンからなるキヤパシタ電極表面
に厚い酸化膜をそれぞれ形成できる。その結果、
ゲート電極を前記基板表面の薄い酸化膜上から前
記キヤパシタ電極表面の厚い酸化膜上に延出させ
て形成することによつて、前記キヤパシタ電極と
前記ゲート電極の間には十分に厚い前記酸化膜を
介在させることができるため、それらの間の絶縁
耐圧を著しく向上できると共に、それらの間の容
量を低減してメモリセルの高速動作を達成するこ
とができる。
リコンにより形成することによつて、MOSキヤ
パシタの形成後の熱酸化処理工程で前記シリコン
基板表面に薄い酸化膜を、前記溝部内の不純物を
含む多結晶シリコンからなるキヤパシタ電極表面
に厚い酸化膜をそれぞれ形成できる。その結果、
ゲート電極を前記基板表面の薄い酸化膜上から前
記キヤパシタ電極表面の厚い酸化膜上に延出させ
て形成することによつて、前記キヤパシタ電極と
前記ゲート電極の間には十分に厚い前記酸化膜を
介在させることができるため、それらの間の絶縁
耐圧を著しく向上できると共に、それらの間の容
量を低減してメモリセルの高速動作を達成するこ
とができる。
更に、前記キヤパシタ電極を前記溝部内に自己
整合的に形成することによつて、ゲート電極を前
記基板表面の薄い酸化膜上から前記キヤパシタ電
極表面の厚い酸化膜上に延出させる工程に際し、
前記ゲート電極のチヤンネル長（前記基板表面の
薄い酸化膜上の部分に相当）が前記キヤパシタ電
極の位置状態に依存して設計寸法より変動する、
特に設計寸法よりチヤンネル長が短くなるのを回
避できる。その結果、ゲート電極の形成に際して
チヤンネル長を設計寸法にするためのマージンを
取る必要がなくなるため、メモリセルに占めるゲ
ート電極の面積を縮小でき、高集積度の半導体装
置を製造できる。
整合的に形成することによつて、ゲート電極を前
記基板表面の薄い酸化膜上から前記キヤパシタ電
極表面の厚い酸化膜上に延出させる工程に際し、
前記ゲート電極のチヤンネル長（前記基板表面の
薄い酸化膜上の部分に相当）が前記キヤパシタ電
極の位置状態に依存して設計寸法より変動する、
特に設計寸法よりチヤンネル長が短くなるのを回
避できる。その結果、ゲート電極の形成に際して
チヤンネル長を設計寸法にするためのマージンを
取る必要がなくなるため、メモリセルに占めるゲ
ート電極の面積を縮小でき、高集積度の半導体装
置を製造できる。
（発明の実施例）
以下、本発明をMOSダイナミツクRAMに適用し
た例について第３図ａ〜ｉに示す製造方法を併記
して詳細に説明する。
た例について第３図ａ〜ｉに示す製造方法を併記
して詳細に説明する。
まず、第３図ａに示すようにｐ型シリコン基板
１１に選択酸化法によつて素子分離のためのフイ
ールド酸化膜１２を形成した。つづいて、スパツ
タエツチングを用いた写真蝕刻法によりシリコン
基板１１の素子領域の一部に幅1μm、長さ3μm、
深さ2.5μmの溝部１３を形成した（同図ｂ図示）。
１１に選択酸化法によつて素子分離のためのフイ
ールド酸化膜１２を形成した。つづいて、スパツ
タエツチングを用いた写真蝕刻法によりシリコン
基板１１の素子領域の一部に幅1μm、長さ3μm、
深さ2.5μmの溝部１３を形成した（同図ｂ図示）。
次いで、1000℃のドライ酸素雰囲気中で熱酸化
処理を施した。この時、同図ｃに示すように溝部
１３を含むシリコン基板１１全面に厚さ300〓の
熱酸化膜１４が成長された。つづいて、CVD法
により厚さ6000〓の燐ドープ多結晶シリコン膜を
堆積した。この時、同図ｄに示すようにシリコン
基板１１に燐ドープ多結晶シリコン膜１５が被着
されると共に、幅が1μmの前記溝部１３の開口部
まで同多結晶シリコンで埋め込まれた。
処理を施した。この時、同図ｃに示すように溝部
１３を含むシリコン基板１１全面に厚さ300〓の
熱酸化膜１４が成長された。つづいて、CVD法
により厚さ6000〓の燐ドープ多結晶シリコン膜を
堆積した。この時、同図ｄに示すようにシリコン
基板１１に燐ドープ多結晶シリコン膜１５が被着
されると共に、幅が1μmの前記溝部１３の開口部
まで同多結晶シリコンで埋め込まれた。
次いで、燐ドープ多結晶シリコン膜１５を溝部
１３以外の熱酸化膜１４が露出するまで弗酸系の
エツチング液で全面エツチングして溝部１３内に
燐ドープ多結晶シリコンを残置させて溝部１３内
にキヤパシタ電極１６を形成した（同図ｅ図示）。
この時、キヤパシタ電極１６はその上部側面が溝
部１３内のキヤパシタ絶縁膜となる熱酸化膜１４
の内側面と一致して溝部１３内に埋込まれた状態
となつた。つづいて、キヤパシタ電極１６をマス
クとしてシリコン基板１１主面上の熱酸化膜１４
部分を選択的にエツチング除去して溝部１３内に
残置させた熱酸化膜によりキヤパシタの絶縁膜１
７を形成した（同図ｆ図示）。
１３以外の熱酸化膜１４が露出するまで弗酸系の
エツチング液で全面エツチングして溝部１３内に
燐ドープ多結晶シリコンを残置させて溝部１３内
にキヤパシタ電極１６を形成した（同図ｅ図示）。
この時、キヤパシタ電極１６はその上部側面が溝
部１３内のキヤパシタ絶縁膜となる熱酸化膜１４
の内側面と一致して溝部１３内に埋込まれた状態
となつた。つづいて、キヤパシタ電極１６をマス
クとしてシリコン基板１１主面上の熱酸化膜１４
部分を選択的にエツチング除去して溝部１３内に
残置させた熱酸化膜によりキヤパシタの絶縁膜１
７を形成した（同図ｆ図示）。
次いで、1000℃のドライ酸素雰囲気で熱酸化処
理を施した。この時、同図ｇに示すように露出す
るシリコン基板１１主面上に厚さ750〓の熱酸化
膜１８が、燐ドープ多結晶シリコンからなるキヤ
パシタ電極１６には厚さ1200〓程度の厚い酸化膜
１９が夫々成長された。つづいて、多結晶シリコ
ン膜を堆積した後、パターニングしてゲート電極
２０を形成した（同図ｈ図示）。ひきつづき、ゲ
ート電極２０をマスクとして熱酸化膜１８を選択
エツチングしてゲート絶縁膜２１を形成した後、
砒素をシリコン基板１１に拡散してデジツトライ
ンとなるn+拡散層２２を形成した。その後、全
面にCVD法により低温酸化膜２３を堆積し、コ
ンタクトホール２４を開孔した後、Ａ配線２５
を形成してMOSダイナミツクRAMを製造した
（同図ｉ図示）。
理を施した。この時、同図ｇに示すように露出す
るシリコン基板１１主面上に厚さ750〓の熱酸化
膜１８が、燐ドープ多結晶シリコンからなるキヤ
パシタ電極１６には厚さ1200〓程度の厚い酸化膜
１９が夫々成長された。つづいて、多結晶シリコ
ン膜を堆積した後、パターニングしてゲート電極
２０を形成した（同図ｈ図示）。ひきつづき、ゲ
ート電極２０をマスクとして熱酸化膜１８を選択
エツチングしてゲート絶縁膜２１を形成した後、
砒素をシリコン基板１１に拡散してデジツトライ
ンとなるn+拡散層２２を形成した。その後、全
面にCVD法により低温酸化膜２３を堆積し、コ
ンタクトホール２４を開孔した後、Ａ配線２５
を形成してMOSダイナミツクRAMを製造した
（同図ｉ図示）。
しかして、本発明によればｐ型シリコン基板１
１に溝部１３を設け、前記溝部１３内面に熱酸化
膜１４を形成し、さらに燐ドープ多結晶シリコン
膜１５を堆積した後、前記溝部１３を除く領域
（前記基板１１上の熱酸化膜１４）が露出するま
でエツチングして溝部１３内に多結晶シリコンを
残存させることによつて、キヤパシタ電極１６を
前記溝部１３内に自己整合的に形成することがで
きる。その結果、前記キヤパシタ電極１６の面積
は前記溝部１３の開口面積で決定されるため、形
成されたMOSキヤパシタのメモリセルに平面的
に占める面積を縮小化できる。しかも、形成され
たMOSキヤパシタは溝部１３内に絶縁膜１７を
挟んでキヤパシタ電極１６が埋め込まれた構造を
有するため、平面的に占める面積を縮小化されて
いるにもかかわらず、高容量化できる。具体的に
は、前記MOSキヤパシタは前記溝部１３の幅が
1μm、深さが2.5μmで、その周囲の面積が23μm2
となり、かつ熱酸化膜の厚さが300〓であるから、
約27fFと十分大きな容量を有する。
１に溝部１３を設け、前記溝部１３内面に熱酸化
膜１４を形成し、さらに燐ドープ多結晶シリコン
膜１５を堆積した後、前記溝部１３を除く領域
（前記基板１１上の熱酸化膜１４）が露出するま
でエツチングして溝部１３内に多結晶シリコンを
残存させることによつて、キヤパシタ電極１６を
前記溝部１３内に自己整合的に形成することがで
きる。その結果、前記キヤパシタ電極１６の面積
は前記溝部１３の開口面積で決定されるため、形
成されたMOSキヤパシタのメモリセルに平面的
に占める面積を縮小化できる。しかも、形成され
たMOSキヤパシタは溝部１３内に絶縁膜１７を
挟んでキヤパシタ電極１６が埋め込まれた構造を
有するため、平面的に占める面積を縮小化されて
いるにもかかわらず、高容量化できる。具体的に
は、前記MOSキヤパシタは前記溝部１３の幅が
1μm、深さが2.5μmで、その周囲の面積が23μm2
となり、かつ熱酸化膜の厚さが300〓であるから、
約27fFと十分大きな容量を有する。
また、キヤパシタ電極１６を燐ドープ多結晶シ
リコンにより形成することによつて、MOSキヤ
パシタの形成後の熱酸化処理工程で前記シリコン
基板１１表面に薄い酸化膜１８を、前記溝部１３
内の燐ドープ多結晶シリコンからなるキヤパシタ
電極１６表面の厚い酸化膜１９をそれぞれ形成で
きる。その結果、ゲート電極２０を前記基板１１
表面の薄い酸化膜１８上から前記キヤパシタ電極
１６表面の厚い酸化膜１９上に延出させて形成す
ることによつて、前記キヤパシタ電極１６と前記
ゲート電極２０の間には十分に厚い前記酸化膜１
９を介在させることができるため、それらの間の
絶縁耐圧を著しく向上できると共に、それらの間
の容量を低減してメモリセルの高速動作を達成す
ることができる。
リコンにより形成することによつて、MOSキヤ
パシタの形成後の熱酸化処理工程で前記シリコン
基板１１表面に薄い酸化膜１８を、前記溝部１３
内の燐ドープ多結晶シリコンからなるキヤパシタ
電極１６表面の厚い酸化膜１９をそれぞれ形成で
きる。その結果、ゲート電極２０を前記基板１１
表面の薄い酸化膜１８上から前記キヤパシタ電極
１６表面の厚い酸化膜１９上に延出させて形成す
ることによつて、前記キヤパシタ電極１６と前記
ゲート電極２０の間には十分に厚い前記酸化膜１
９を介在させることができるため、それらの間の
絶縁耐圧を著しく向上できると共に、それらの間
の容量を低減してメモリセルの高速動作を達成す
ることができる。
更に、前記キヤパシタ電極１６を前記溝部１３
内に自己整合的に形成することによつて、ゲート
電極２０を前記基板１１表面の薄い酸化膜１８上
から前記キヤパシタ電極１６表面の厚い酸化膜１
９上に延出させる工程に際し、前記ゲート電極２
０のチヤンネル長（前記基板１１表面の薄い酸化
膜１８上の部分に相当）が前記キヤパシタ電極１
６の位置状態に依存して設計寸法より変動する、
特に設計寸法よりチヤンネル長が短くなるのを回
避できる。その結果、ゲート電極２０の形成に際
してチヤンネル長を設計寸法にするためのマージ
ンを取る必要がなくなるため、メモリセルに占め
るゲート電極２０の面積を縮小でき、高集積度の
MOSダイナミツクRAMを製造できる。
内に自己整合的に形成することによつて、ゲート
電極２０を前記基板１１表面の薄い酸化膜１８上
から前記キヤパシタ電極１６表面の厚い酸化膜１
９上に延出させる工程に際し、前記ゲート電極２
０のチヤンネル長（前記基板１１表面の薄い酸化
膜１８上の部分に相当）が前記キヤパシタ電極１
６の位置状態に依存して設計寸法より変動する、
特に設計寸法よりチヤンネル長が短くなるのを回
避できる。その結果、ゲート電極２０の形成に際
してチヤンネル長を設計寸法にするためのマージ
ンを取る必要がなくなるため、メモリセルに占め
るゲート電極２０の面積を縮小でき、高集積度の
MOSダイナミツクRAMを製造できる。
なお、上記実施例ではキヤパシタ電極１６上面
が熱酸化前において基板１１主面と同じレベルと
なるように形成したが、第４図に示すように溝部
１３内に上面がシリコン基板１１の主面より下が
るようにキヤパシタ電極１６′を設けてもよい。
が熱酸化前において基板１１主面と同じレベルと
なるように形成したが、第４図に示すように溝部
１３内に上面がシリコン基板１１の主面より下が
るようにキヤパシタ電極１６′を設けてもよい。
上記実施例では、溝部１３をシリコン基板１１
の主面に対して略垂直に近い側面を有する形状と
したが、第５図に示すように側面が逆テーパ状の
溝部１３′を設け、該溝部１３′内にキヤパシタ電
極１６′を形成してもよい。但し、この場合には
溝部１３′内に空洞２６ができる。
の主面に対して略垂直に近い側面を有する形状と
したが、第５図に示すように側面が逆テーパ状の
溝部１３′を設け、該溝部１３′内にキヤパシタ電
極１６′を形成してもよい。但し、この場合には
溝部１３′内に空洞２６ができる。
上記実施例では、フイールド酸化膜１２により
囲まれたシリコン基板１１の島領域（素子領域）
にMOSキヤパシタを１つ設けた構造にしたが、
第６図に示すように深さの異なる溝部１３ａ，１
３ｂをフイールド酸化膜１２で囲まれたシリコン
基板１１の素子領域に設け、これら溝部１３ａ，
１３ｂ内に薄い絶縁膜１４を形成し、該絶縁膜１
４が形成された各溝部１３ａ，１３ｂ内にキヤパ
シタ電極１６ａ，１６ｂを埋め込んで容量の異な
る２つのMOSキヤパシタを形成するようにして
もよい。
囲まれたシリコン基板１１の島領域（素子領域）
にMOSキヤパシタを１つ設けた構造にしたが、
第６図に示すように深さの異なる溝部１３ａ，１
３ｂをフイールド酸化膜１２で囲まれたシリコン
基板１１の素子領域に設け、これら溝部１３ａ，
１３ｂ内に薄い絶縁膜１４を形成し、該絶縁膜１
４が形成された各溝部１３ａ，１３ｂ内にキヤパ
シタ電極１６ａ，１６ｂを埋め込んで容量の異な
る２つのMOSキヤパシタを形成するようにして
もよい。
［発明の効果］
以上詳述したように、本発明によればメモリセ
ルに平面的に占めるキヤパシタ電極の面積を縮小
化できると共に高容量化が図られたMOSキヤパ
シタを有し、かつ前記キヤパシタ電極とトランジ
スタのゲート電極間の絶縁耐圧を向上し、さらに
不必要なマージン取ることなく設計寸法通りのチ
ヤンネル長を有するカツトオフ特性が良好なゲー
ト電極を形成でき、ひいては高信頼性、高集積度
の半導体装置の製造方法を提供できる。
ルに平面的に占めるキヤパシタ電極の面積を縮小
化できると共に高容量化が図られたMOSキヤパ
シタを有し、かつ前記キヤパシタ電極とトランジ
スタのゲート電極間の絶縁耐圧を向上し、さらに
不必要なマージン取ることなく設計寸法通りのチ
ヤンネル長を有するカツトオフ特性が良好なゲー
ト電極を形成でき、ひいては高信頼性、高集積度
の半導体装置の製造方法を提供できる。
第１図は従来のMOSキヤパシタを示す断面図、
第２図は凹形MOSキヤパシタを示す断面図、第
３図ａ〜ｉは本発明の実施例におけるMOSダイ
ナミツクRAMを得るための製造工程を示す断面
図、第４図〜第６図は夫々本発明の他の実施例を
示す断面図である。 １１……ｐ型シリコン基板、１２……フイール
ド酸化膜、１３，１３′，１３ａ，１３ｂ……溝
部、１６，１６′，１６′……キヤパシタ電極、１
７……キヤパシタの絶縁膜、２０……ゲート電
極、２１……ゲート酸化膜、２２……n+拡散層
（デジツトライン）、２５……配線。
第２図は凹形MOSキヤパシタを示す断面図、第
３図ａ〜ｉは本発明の実施例におけるMOSダイ
ナミツクRAMを得るための製造工程を示す断面
図、第４図〜第６図は夫々本発明の他の実施例を
示す断面図である。 １１……ｐ型シリコン基板、１２……フイール
ド酸化膜、１３，１３′，１３ａ，１３ｂ……溝
部、１６，１６′，１６′……キヤパシタ電極、１
７……キヤパシタの絶縁膜、２０……ゲート電
極、２１……ゲート酸化膜、２２……n+拡散層
（デジツトライン）、２５……配線。
Claims (1)
- 【特許請求の範囲】 １ 一導電型のシリコン基板の所望部分に溝部を
設ける工程と、 前記溝部内面に絶縁膜を形成する工程と、 不純物を含む多結晶シリコンからなる電極材料
を堆積して少なくとも前記溝部内に前記電極材料
を埋め込む工程と、 前記溝部を除く領域上の電極材料が除去される
までエツチングして溝部内に電極材料を残存させ
ることによりキヤパシタ電極を有するMOSキヤ
パシタを形成する工程と、 熱酸化を施して前記シリコン基板表面に薄い酸
化膜を、前記溝部内の不純物を含む多結晶シリコ
ンからなるキヤパシタ電極表面に厚い酸化膜をそ
れぞれ形成する工程と、 ゲート電極を前記基板表面の薄い酸化膜上から
前記キヤパシタ電極表面の厚い酸化膜上に延出さ
せて形成する工程と、 前記ゲート電極に隣接した前記基板表面に前記
基板と逆導電型の不純物拡散層を形成する工程と
を具備したことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125604A JPS6323352A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125604A JPS6323352A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15897879A Division JPS5681968A (en) | 1979-12-07 | 1979-12-07 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6323352A JPS6323352A (ja) | 1988-01-30 |
| JPH0441507B2 true JPH0441507B2 (ja) | 1992-07-08 |
Family
ID=14914236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62125604A Granted JPS6323352A (ja) | 1987-05-22 | 1987-05-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6323352A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376686A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor device |
| JPS5394191A (en) * | 1977-01-28 | 1978-08-17 | Toshiba Corp | Semiconductor device |
-
1987
- 1987-05-22 JP JP62125604A patent/JPS6323352A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6323352A (ja) | 1988-01-30 |
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