JPH0442752B2 - - Google Patents

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JPH0442752B2
JPH0442752B2 JP56141554A JP14155481A JPH0442752B2 JP H0442752 B2 JPH0442752 B2 JP H0442752B2 JP 56141554 A JP56141554 A JP 56141554A JP 14155481 A JP14155481 A JP 14155481A JP H0442752 B2 JPH0442752 B2 JP H0442752B2
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  • Engineering & Computer Science (AREA)
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Description

【発明の詳細な説明】 本発明は情報処理システムにおける磁気デイス
ク装置等の読取りデータを復調するに必要な読取
りデータに位相同期したクロツクを再生する
PLL回路（位相同期回路）の改良に関する。
磁気デイスク装置等におけるデジタルデータの
磁気記録において、読取りデータの同期を取るた
めの同期フイールドの発見のために機械的なスリ
ツトなどによるところのハードフオーマツト形式
と読み取りデータのビツトパターンによつて同期
を判定するソフトフオーマツト形式がある。
後者のソフトフオーマツト形式の磁気デイスク
の記録データは磁気ヘツドでアナログ信号として
検出され増幅される。増幅されたアナログ波形を
デジタル化して復調し、データ中より抽出した同
期クロツク信号でサンプリングデータ“１”，
“０”が読出される。この場合デジタル化された
データからデータに位相同期したクロツク信号を
形成するために通常PLL回路が用いられている。
第１図の磁気デイスクのPLL回路における入
力データ形式に示す如く、各データの前后には、
前部の継目フイールドGAPに続くデータの頭出
し部分は例えば48ビツトの“０”の連続が記録さ
れており、連続の“０”は情報ビツトは含まれて
いないので、実際には後述するデータビツトが全
く抜けた同期ビツトだけによる同期フイールド
SYNである。後続の情報フイールドRDATAは
同期ビツトデータビツトで構成されている。従つ
てRDATAに先行するSYNでPLL回路を同期状
態に引込むように動作させ、PLL回路が一同期
状態に引込まれロツクすれば同一の繰返し周波数
で後続する同期ビツトとその中間のデータビツト
を含むRDATAによつて同期保持を続けるよう作
動するから、RDATAが続く間同期ビツトとデー
タビツトに同期したクロツク信号が絶えずPLL
回路の出力から得られる。RDATAはSYNに比
較してデータビツトが最大に中間に挿入されたと
き２倍の周波数となる。
PLL回路に入力されるRDATAにおけるデー
タビツトの位相がくずれても、PLL回路のロツ
クレンジ内であれば同期したクロツクは脱れるこ
となく再生することが出来る。PLL回路への入
力パルスは繰返し周期が一定の同期ビツトと情報
の内容に伴つて変化するデータビツトにより構成
されているので一定ではなく常に不定の歯抜けが
ある。歯抜けのあるところでは電圧制御発振器
VCOが位相比較器PCから入力される直前の制御
電圧が低減瀘波器にそのまま保持されていて、そ
の制御電圧に対応する周波数で発振を保持する。
また磁気ヘツドが読出しを開始するに際し、予
め同期信号が得られていないため磁気ヘツドは入
力データの任意位置から読出しを開始するので、
PLL回路は、入力信号のSYNを検出してデータ
読出しの同期引込みを開始する準備をする必要が
ある。
第２図は従来におけるPLL回路のブロツクを
示す。１は位相比較器PC、２はチヤージポンプ
CP、３は低域炉波器LPF、４は電圧制御発振器
VCO、５は水晶発振器XOSC、６はｎ進計数器、
６ａは微分回路、７は選択器、８は同期パターン
検出器である。
XOSC５、計数器６および微分回路６ａ部分は
カウンタリセツト方式と呼ばれる入力信号から同
期フイールドSYNを検出するPLL回路であり、
異常ロツクを起こさないという特徴をもつがジツ
タには弱いので不規則なデータ部の読み取りには
向かない。
計数器６の動作は、第３図の動作図に示す如
く、XOSC５は同期ビツト周波数の例えば２倍で
発振して計数器６に送出する。ｎは進計数器６は
XOSC５からの信号をｎ個計数する毎に１個の出
力信号を選択器７のＡ入力に送出する。読み始め
に同期パターン検出器８はオフ信号として“０”
を出力し、選択器７をしてＡ入力を選択させ
PLL回路のCP２はデイスエイブルする。そして
XOSC５−計数器６よりの入力信号をPLL回路の
再生クロツク信号RCLKとして送出する。SYN
フイールドをさがしている状態におけるVCO４
の自走周波数およびXOSC５の発振周波数は予想
されるRCLKの周波数に出来る限り同一または相
互に整数比としPLL回路が作動する時の同期ロ
ツクを容易且同期応答速度を早めるよう設定され
ている。
SYNの次にRDATAを読み始めると、微分回
路１２ａを経て計数器６のクリヤ端子CLRに入
力されて計数動作をリセツトして同期する。この
期間VCOは自走発振する。
一方同期パターン検出器８はSYNにおいて
RDATA中にある同期ビツトが予定するRCLKの
１／２周期を持ち且つ連続する性質を利用し、
RCLKの1/2周波数とRDATAとの論理和がとれ、
予め設定した連続回数だけ例えば８〜16ケを計数
すると同期パターン検出器８は同期パターン判定
信号として“１”を選択器７に出力するすると選
択器７はＢ端子を選択し同時にCPをイネーブル
する。RDATAはPC１の第４図ａ，ｂに示すPC
１のブロツク図およびその動作線図に示す通り、
Ｒ端子へ入力されると共にVCO４からＶ端子に
加えられるVCO信号と比較される。Ｒ端子に入
力されたRDATAはモノステーブルマルチMM１
１によりパルス中をVCO信号の約1/2周期幅に整
えられ、MM信号としてフリツプフロツプ回路
FF１２のクロツク端子CKに入力される。一方
VCO信号は微分回路６ａを経てFF１２のCLRに
入力されFFをリセツトする。FF１２の出力信号
はMM信号と比較され、否定回路INV１，２お
よびアンド回路AND１，２より、その差が検出
されたとき、VCO信号がRDATAより遅れを示
すポンプアツプ信号UFまたは進みを示すポンプ
ダウン信号DFとして各端子より夫々出力される。
両信号の位相差に応じた差信号UFおよびDFは
CP２において差信号に比例した電圧に変換され、
LPF３により雑音および高周波成分を除かれて
VCO４の制御端子に加えられる。尚、LPF３は
積分作用を持ちRDATAの歯抜け時における電圧
保持機能をもつ。VCO４は位相差に比例したCP
２からの制御信号によつてPC１の入力両信号の
位相差が縮まる方向へ直流的に制御されて位相
（周波数）を変化し、例えばSYNにおける同期ビ
ツトとVCO周波数／２が十分に近ければVCO信
号は１つおきに同期ビツトにロツクし、その同期
ビツトに対し1/2VCO周波数および位相差はなく
なる。そしてRDATAに同期したVCO４の出力
信号をRCLKとして出力する。
第５図にRDATAフオーマツトと計数器および
VCO出力との対照を示す。
以上に述べたようにPC１は第４図ｂに示す通
りMM信号とVCO信号が重複する部分について
だけその位相差を検出し同期状態へ引き込むの
で、何れか一方の信号が欠けるかあるいは位相に
180°以上のずれが有る時は無動作となるが、入力
信号が希望する周波数以外でも上記の重複する部
分があれば位相差を検出して同期状態に引込まれ
る。
従つてカウンタリセツトと位相比較器による従
来の方式はSYNによる同期ビツト部分の周波数
および位相が安定した状態で正常な同期動作を行
うときは、その後に続くDATA部分の同期ビツ
ト＋データビツトによつて保持され問題ない。
しかしSYNにおける読出しに際し、例えば磁
気記録体の回転速度に変動があつて同期ビツトの
周波数および位相に変動があるときは希望する周
波数以外の信号に同期するいわゆる異常ロツクを
起す欠点を有していた。
本発明は上記の欠点を除去し、回転する磁気記
録体の回転速度に変動があつて読出したデータの
周波数と位相に変動があつても異常ロツクを起こ
さず、読み出したら直ちに情報が正しく読み出せ
る入力データの位相に同期したクロツクを再生で
きるフエーズ・ロツク・ループPLLを提供しよ
うとするものである。そのため、本発明の構成
は、一定周期の同期パルスのフイールドSYNと
情報内容により周期は不定だが位相は一定のデー
タ部RDATAとから成る入力信号を基に、出力の
周波数と位相が比較され誤差電圧で制御される電
圧制御発振器VCOにより該入力信号のデータ部
の位相に同期したデータ読出し用のクロツクを出
力するフエーズ・ロツク・ループ回路において、
該入力信号の周期パルスSYNのパターンを検出
する検出器８ａと、該検出器の最初の検出出力
E1により入力信号を通過させたり止めたりする
ゲート回路の例えばNAND回路と、該電圧制御
発振器４ａの出力周波数を計数する計数器６ｂ
と、該計数器の出力を1/2分周する分周器６ｃと、
入力信号の周期とほぼ整数比の周期を持つ水晶発
振器５ａとを設け、先ず水晶発振器の出力周波数
にロツクされた電圧制御発振器４ａの出力周波数
を計数する計数器６ｂを前記ゲート回路の出力に
よりセツトするカウンタリセツト方式により入力
信号の同期パルスのフイールドSYNを発見し、
次に２番目の検出出力E2により該分周器６ｃの
出力の周波数と位相を入力と比較する周波数位相
比較器FPC１０ｂにより入力データのそれと比
較し両方の誤差が無くなり一致する点を見つけて
該電圧制御発振器４ａの発振周波数を確定し、最
後に３番目の検出出力E3により該計数器６ｂの
出力の位相だけを位相比較器PC1にて入力データ
の位相と比較し一致する点を見つけた時の該計数
器６ｂの出力を入力データRDATAを読み出す為
のクロツクRCLKとして出力するように構成す
る。
以下図面を参照しつゝ本発明の一実施例につい
て説明する。
第６図は本発明の一実施例におけるPLL回路
のブロツク図である。１は位相比較器PC，２ａ，
ｂ，ｃはチヤージポンプCP，３ａ，ｂ，ｃは低
減炉波器LPF，４ａは電圧制御発振器VCO，５
ａは水晶発振器XOSC，６ａは計数器、６ｂは1/
２分周器、８ａは同期パターン検出器、NANDは
ナンド、１０ａ，ｂは周波数位相比較器FPCで
ある。
こゝでPC１，LPF３ａ，ｂ，ｃ，VCO４ａは
従来と同様の位相比較の機能を持つ。FPC１０
ａ，ｂは第７図ａのブロツク図に示す通りフリツ
プフロツプFF１０aa，abおよびナンドNANDで
構成され、従来の位相比較器PCが位相のずれに
対してのみ検出信号を出力するのに対し、周波数
と位相の両方を入力データのそれと比較し一致し
たとき以外は第７図ｂの動作線図に示す通り、
RDATAに対しVCO信号の位相遅れ信号UFおよ
び位相進み信号DFの他RDATAの歯抜けおび周
波数の不足に対してはVCO信号の進み信号DFを
検出信号として出力する。周波数の過多信号は遅
れ信号UFとして出力する。従つてFPC１０ａ，
ｂはPC１の持つ位相比較機能の他周波数比較機
能を持ち同期範囲が広い。同期パターン検出器８
ａは第８図ａのブロツク図に示す通りフリツプフ
ロツプ８１，８２，８３およびｎ進計数器８４，
計数タイマ８５、排他的負論理和ENORおよび
ANDより構成され、先ずRDATAの頭出し部分
のSYNを検出して第８図ｂの動作線図に示す如
く例えば同期ビツトが16ケ続いたとき計数器８４
がQnより信号を出力し、計数タイマ８５のE1出
力を“０”にオフすると同時にE2出力を16〜32
ビツト間オンE3出力を32ビツトよりRDATAの
有効区間即ちデータビツトの続く間オンとする。
RDATAがなくなつた時点でE3をオフ、E1を再
びオンを出力する。
以上のブロツク構成による第６図による本発明
の一実施例では先ず(1)入力信号の同期フイールド
SYNの発見の為に、水晶発振器５ａの出力を基
準入力とする周波数位相比較器１０ａ、チヤージ
ポンプ２ａ、低域濾波器３ａ、電圧制御発振器４
ａからなるPLLにより、水晶発振器５ａの出力
周波数にロツクされた電圧制御発振器４ａの出力
を計数する計数器６ｂを、同期パターン検出器８
ａの最初の検出出力E1により入力信号を通過さ
せたり止めたりするNAND回路の出力によりリ
セツトするカウンタリセツト方式を用いる。そし
て入力信号の同期フイールドSYNを発見した後
の次に、(2)検出器８ａの２番目の出力E2により、
周波数位相比較器１０ｂ、チヤージポンプ２ｂ、
低域濾波器３ｂ、電圧制御発振器４ａ、計数器６
ｂ，1/2分周器６ｃからなるPLLにより、周波数
の一致した同期状態に引き込む。そして最後に(3)
検出器８ａの３番目の出力E3により、位相比較
器１、チヤージポンプ２ｃ、低域濾波器３ｃ、電
圧制御発振器４ａ、計数器６ｂからなるPLLに
より、入力データRDATAの位相のみとの同期を
とるという３段階の制御回路を構成する。以下、
回路動作を説明すると、RDATAのGAP部分に
おいて同期パターン検出器８ａはE1を出力し、
CP２ａを選択するのでXOSC５ａより信号と
VCO４の出力信号を比較する。FPC１０ａの作
動に従つてVCO４ａが同期ロツクされ、８進計
数器６ｂを経て再生クロツク（BCLK）が出力さ
れる。従つてVCO４ａおよびXOSCとRCLKの
周波数比は８対１となる。RDATAがSYN部分
に進み同期パターン検出器８ａにより同期ビツト
が16ケ計数された時点でE1がE2に入換り、FPC
１０ｂの作動によつて、RDATAの同期ビツトと
計数器６ｂの出力信号を1/2分周器６ｃにより分
周した1/2VCO信号を周波数および位相の同期検
出する出力をCP２ｂを選択して、VCO信号の周
波数にほとんど変りはないがFPC１０ｂにより
VCO４が同期ロツクされ、計数器６ｂを経て
RCLKを出力する。更に同期パターン検出器８ａ
により同期ビツトが32ケ計数された時点でE2が
E3に入換り、CP２ｃを選択するので、FPC１０
ｂによつて同期ロツクされたRCLKとRDATAと
を位相比較していたPC１に同期ロツクを引継ぐ。
このように、先ず水晶発振器XOSC５ａの出力を
基にして、周波数位相比較器FPC１０ａにより、
入力信号の同期パルスのフイルードSYNの領域
を探し、次に電圧制御発振器VCO４ａの発振信
号を、SYN領域の同期ビツトを基に、周波数位
相比較器FPC１０ｂにより、入力データ
RDATAのビツト周波数に同期した信号とする。
そして最後に、位相比較器PC１により、入力デ
ータの位相に同期した信号とする。このような３
段階の制御を行なうことにより、最終的に入力デ
ータRDATAの位相に同期したクロツク信号を再
生するので、FPC１０ｂおよびPC１の特徴と欠
点を相補しながらSYN部分では同期ビツトに変
動があつても従来歯抜け信号には使用出来なかつ
たが同期動作が容易なFPC１０ｂによつて周波
数同期を確実にとつて、同じSYN部分で異常ロ
ツクを起し易いPC１を予めVCO信号に追従させ
て準備し、RDATA部分には歯抜けに強いPC１
に引継ぐようにしたので、第６図の実施例のフエ
ーズ・ロツク・ループ回路は、磁気デイスクの回
転速度の変動にも強く、記録されたデータの読出
しが開始されたら直ちに同期状態が得られ、入力
データの読出しに必要なクロツクを再生できる。
【図面の簡単な説明】
第１図は磁気デイスクのPLL回路における入
力データ形式を示す図、第２図は従来における
PLL回路のブロツク図、第３図はカウントリセ
ツト方式における計数器の動作線図、第４図ａは
位相比較器のブロツク図、第４図ｂは位相比較器
の動作線図、第５図は従来のPLL回路における
入力データ形式と計数器出力およびVCO出力の
関係を示す図、第６図は本発明の一実施例におけ
るPLL回路のブロツク図、第７図ａは周波数位
相比較器のブロツク図、第７図ｂはその動作線
図、第８図ａは本発明の一実施例における同期パ
ターン検出器のブロツク図、第８図ｂはその切換
え出力信号と入力データ形式との関係を示す図で
ある。 １は位相比較器、２，２ａ，ｂ，ｃはチヤージ
ポンプ、３，３ａ，ｂ，ｃは低減炉波器、４，４
ａは電圧制御発振器、５，５ａは水晶発振器、
６，６ｂは計数器、７は選択器、８，８ａは同期
パターン検出器である。

Claims (1)

  1. 【特許請求の範囲】 １ 一定周期の同期パルスのフイールドSYNと
    情報内容により周期は不定だが位相は一定のデー
    タ部RDATAとから成る入力信号をもとに、出力
    の周波数と位相が比較され誤差電圧で制御される
    電圧制御発振器４ａにより該入力信号のデータ部
    の位相に同期したデータ読出し用のクロツクを生
    成するフエーズ・ロツク・ループ回路において、 該入力信号の周期パルスSYNのパターンを検
    出する検出器８ａと、該検出器の最初の検出出力
    E1により入力信号を通過させたり止めたりする
    ゲート回路NANDと、該電圧制御発振器４ａの
    出力周波数を計数する計数器６ｂと、該計数器の
    出力を1/2分周する分周器６ｃと、該入力信号の
    周期とほぼ整数比の周期を持つ水晶発振器５ａを
    設け、 先ず水晶発振器５ａの出力周波数にロツクされ
    た電圧制御発振器４ａの出力周波数を計数する計
    数器６ｂを前記ゲート回路の出力によりセツトす
    るカウンタリセツト方式により入力信号の同期パ
    ルスのフイールドSYNを発見し、次に該検出器
    ８ａの２番目の検出出力E2により該分周器６ｃ
    の出力の周波数と位相を該入力データのそれと比
    較し両方の誤差が無くなり一致する点を見つけて
    該電圧制御発振器４ａの発振周波数を確定し、最
    後に該検出器８ａの３番目の検出出力E3により
    該計数器６ｂの出力の位相だけを比較し一致する
    点を見つけた時の該計数器の出力を入力データ
    RDATAを読み出すためのクロツクRCLKとして
    出力することを特徴としたフエーズ・ロツク・ル
    ープ回路。
JP56141554A 1981-09-08 1981-09-08 フェーズ・ロック・ループ回路 Granted JPS5850827A (ja)

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Application Number Priority Date Filing Date Title
JP56141554A JPS5850827A (ja) 1981-09-08 1981-09-08 フェーズ・ロック・ループ回路
US06/415,797 US4542351A (en) 1981-09-08 1982-09-08 PLL for regenerating a synchronizing signal from magnetic storage
DE8282304712T DE3264564D1 (en) 1981-09-08 1982-09-08 Phase-locked loop circuit
EP82304712A EP0074793B1 (en) 1981-09-08 1982-09-08 Phase-locked loop circuit

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JP56141554A JPS5850827A (ja) 1981-09-08 1981-09-08 フェーズ・ロック・ループ回路

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JPS5850827A JPS5850827A (ja) 1983-03-25
JPH0442752B2 true JPH0442752B2 (ja) 1992-07-14

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