JPH0442930A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0442930A JPH0442930A JP2149001A JP14900190A JPH0442930A JP H0442930 A JPH0442930 A JP H0442930A JP 2149001 A JP2149001 A JP 2149001A JP 14900190 A JP14900190 A JP 14900190A JP H0442930 A JPH0442930 A JP H0442930A
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- JP
- Japan
- Prior art keywords
- polysilicon
- oxide film
- gate
- heat treatment
- cvd
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は高信頼性の半導体装置の製造方法に関するもの
である。
である。
従来の技術
従来、ＭＯ３型半導体装置において電気特性の安定化、
セルファラインコンタクトなどの応用においてゲート電
極であるポリシリコンの上に絶縁膜を形成しその後にゲ
ートのパターニングを行うことがあった。
セルファラインコンタクトなどの応用においてゲート電
極であるポリシリコンの上に絶縁膜を形成しその後にゲ
ートのパターニングを行うことがあった。
従来技術の具体的製造方法例を第３図（ａ ）（ｂ ）
（ｃ）（ｄ）に示す。第３図（ａ）に示すようにシリコ
ン基板（＋１）にＳ ｉ Ｏ２Ｇ２１を形成し、その上
に減圧ＣＶＤ法でポリシリコン１ （１３を形成する。
（ｃ）（ｄ）に示す。第３図（ａ）に示すようにシリコ
ン基板（＋１）にＳ ｉ Ｏ２Ｇ２１を形成し、その上
に減圧ＣＶＤ法でポリシリコン１ （１３を形成する。
さらに、熱拡散法によりポリノリコンＩ Ｃ１３に燐を
導入（７、引き続いて、ポリノリコン１０３上に常圧Ｃ
ＶＤ法てＣＶＤ酸化膜１４を堆積する。この後、ゲート
のパターニングを行い、このパターニングに従ってＣＶ
Ｄ酸化膜（１４、ポリノリコン１０３をパターニングす
る。この後に熱処理、たとえばドライ酸化を行うことに
より、第３図（）））に示すように、ポリシリコン１Ｇ
３の粒成長したポリシリコン２α９直下の酸化膜界面に
トラップ層００か形成される。このあと、第３図（ｃ）
に示すように、ＣＶＤ−３ｉ ０２−２０７）を減圧Ｃ
ＶＤ法による堆積、異方性エツチングによるザイドウォ
ールを形成する。次にセルファライン的に注入層１８を
形成することによりトランジスタのソース、ドレインを
形成する。七の後に、第３図（ｄ）に示すように、層間
絶縁膜であるＢ Ｐ Ｓ Ｇ （Ｂｏｒｏ−Ｐｈｏｓ
５ｉｌｉｃａｔｅ Ｇｌａｓｓ）Ｑｌを堆積させ、その
後に、コンタクト穴を形成、アルミ堆積、さらに、アル
ミ配線形成によりＡＩＱを形成する。こうした方法によ
りＭＯＳ）ランジスタを形成していた。
導入（７、引き続いて、ポリノリコン１０３上に常圧Ｃ
ＶＤ法てＣＶＤ酸化膜１４を堆積する。この後、ゲート
のパターニングを行い、このパターニングに従ってＣＶ
Ｄ酸化膜（１４、ポリノリコン１０３をパターニングす
る。この後に熱処理、たとえばドライ酸化を行うことに
より、第３図（）））に示すように、ポリシリコン１Ｇ
３の粒成長したポリシリコン２α９直下の酸化膜界面に
トラップ層００か形成される。このあと、第３図（ｃ）
に示すように、ＣＶＤ−３ｉ ０２−２０７）を減圧Ｃ
ＶＤ法による堆積、異方性エツチングによるザイドウォ
ールを形成する。次にセルファライン的に注入層１８を
形成することによりトランジスタのソース、ドレインを
形成する。七の後に、第３図（ｄ）に示すように、層間
絶縁膜であるＢ Ｐ Ｓ Ｇ （Ｂｏｒｏ−Ｐｈｏｓ
５ｉｌｉｃａｔｅ Ｇｌａｓｓ）Ｑｌを堆積させ、その
後に、コンタクト穴を形成、アルミ堆積、さらに、アル
ミ配線形成によりＡＩＱを形成する。こうした方法によ
りＭＯＳ）ランジスタを形成していた。
発明が解決しようとする課題
上記従来の方法では、ゲートのパターニング後に酸化な
との熱処理を行うため、ポリシリコン２α９の粒径の成
長に伴い、ポリシリコン２０５に微細な応力が発生しポ
リシリコン２αＳ直下の酸化膜であるＳ ｉ Ｏ＊ Ｃ
１’ＺＪ中にトラップ層０Ｑが形成される。このトラッ
プ層Ｏｅにより高温高電界ストレス条件の元に長時間負
荷をかけておくとＭＯＳトランジスタのしきい値電圧が
その初期値に比べて大幅に変化する。すなわち、これに
より形成したＭＯＳデバイスは非常に信頼性に乏しいも
のができ上がるという問題を有していた。
との熱処理を行うため、ポリシリコン２α９の粒径の成
長に伴い、ポリシリコン２０５に微細な応力が発生しポ
リシリコン２αＳ直下の酸化膜であるＳ ｉ Ｏ＊ Ｃ
１’ＺＪ中にトラップ層０Ｑが形成される。このトラッ
プ層Ｏｅにより高温高電界ストレス条件の元に長時間負
荷をかけておくとＭＯＳトランジスタのしきい値電圧が
その初期値に比べて大幅に変化する。すなわち、これに
より形成したＭＯＳデバイスは非常に信頼性に乏しいも
のができ上がるという問題を有していた。
本発明は上記従来の問題を解決するもので、ＭＯＳデバ
イスの酸化膜にトラップ層を形成させることなく信頼性
の高い半導体装置の製造方法を提供することを目的とす
るものである。
イスの酸化膜にトラップ層を形成させることなく信頼性
の高い半導体装置の製造方法を提供することを目的とす
るものである。
課題を解決するための手段
上記課題を解決するために本発明の半導体装置の製造方
法は、半導体基板上に酸化膜を形成し、前記酸化膜上に
形成したゲートポリシリコン電極に熱拡散法によりｎ型
不純物を導入しその後に熱処理を施した後、絶縁膜を堆
積し、しかる後にゲートのパターニングを行ってＭＯＳ
デバイスを作るものである。
法は、半導体基板上に酸化膜を形成し、前記酸化膜上に
形成したゲートポリシリコン電極に熱拡散法によりｎ型
不純物を導入しその後に熱処理を施した後、絶縁膜を堆
積し、しかる後にゲートのパターニングを行ってＭＯＳ
デバイスを作るものである。
また、本発明の半導体装置の製造方法の熱処理は、不活
性ガス雰囲気中で行うものである。
性ガス雰囲気中で行うものである。
作 用
上記構成により、ゲートポリシリコン電極にｎ型不純物
を導入した後、熱処理を施し、十分にポリシリコンの粒
径を成長させて、その後に絶縁膜を゛堆積するので、ゲ
ートポリシリコン電極直下の酸化膜に余分なストレスを
かけず、これにともないトラップ層の発生か防止されて
信頼性のあるＭＯＳデバイスが形成される。
を導入した後、熱処理を施し、十分にポリシリコンの粒
径を成長させて、その後に絶縁膜を゛堆積するので、ゲ
ートポリシリコン電極直下の酸化膜に余分なストレスを
かけず、これにともないトラップ層の発生か防止されて
信頼性のあるＭＯＳデバイスが形成される。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。
明する。
第１図（ａ ）（ｂ ）（ｃ ）（ｄ ）（ｅ ）（ｆ
）は本発明の一実施例の半導体装置の製造方法を示す
断面プロセスフローである。第１図（ａ）に示すように
、シリコン基板（１）上にゲート酸化膜であるＳ １０
２ Ｃ２）を熱酸化法によって形成する。次に減圧ＣＶ
Ｄ法によりポリソリコンＩ（３）を形成する。この後に
、第１図（ｂ）に示すように、ＰＯＣ１、雰囲気中て熱
処理を行うことによりポリシリコン１（３ンに燐を導入
してポリシリコンの抵抗を低減する。さらに、熱処理を
行う。この熱処理は９００度窒素雰囲気中゛て行う。こ
れにより、ポリシリコンの粒径を成長させる。このとき
、粒径が成長したポリシリコン２（４）の上には粒径成
長を妨げる物質かないためその下の酸化膜２中にトラッ
プ層を形成することがない。次に、第１図（ｃ）に示す
ように、常圧ＣＶＤ法によりＣＶＤ酸化膜（５）を成長
させる。
）は本発明の一実施例の半導体装置の製造方法を示す
断面プロセスフローである。第１図（ａ）に示すように
、シリコン基板（１）上にゲート酸化膜であるＳ １０
２ Ｃ２）を熱酸化法によって形成する。次に減圧ＣＶ
Ｄ法によりポリソリコンＩ（３）を形成する。この後に
、第１図（ｂ）に示すように、ＰＯＣ１、雰囲気中て熱
処理を行うことによりポリシリコン１（３ンに燐を導入
してポリシリコンの抵抗を低減する。さらに、熱処理を
行う。この熱処理は９００度窒素雰囲気中゛て行う。こ
れにより、ポリシリコンの粒径を成長させる。このとき
、粒径が成長したポリシリコン２（４）の上には粒径成
長を妨げる物質かないためその下の酸化膜２中にトラッ
プ層を形成することがない。次に、第１図（ｃ）に示す
ように、常圧ＣＶＤ法によりＣＶＤ酸化膜（５）を成長
させる。
さらに、第１図（ｄ）に示すように、ゲートのパターニ
ングを行い、このパターニングにしたがってＣＶＤ酸化
膜（５）、ポリシリコン２（４）をパターニングする。
ングを行い、このパターニングにしたがってＣＶＤ酸化
膜（５）、ポリシリコン２（４）をパターニングする。
続いて第１図（ｅ）に示すように、減圧ＣＶＤ法による
酸化膜堆積、異方性エツチングによるサイドウオール形
成を行い ＣＶＤ−３ｉ Ｏ２２（６１を形成する。次
に、イオン注入によりソース／ドレインを形成するため
に注入層（７）を形成する。このあと、第１図＜ｆ）に
示すように、Ｂ Ｐ Ｓ Ｇ （８１を堆積、コンタク
ト形成、アルミ堆積、アルミ配線パターニング、エツチ
ングを通してＡｌ（９１を形成する。これにより、ＭＯ
Ｓ）ランジスタか形成される。
酸化膜堆積、異方性エツチングによるサイドウオール形
成を行い ＣＶＤ−３ｉ Ｏ２２（６１を形成する。次
に、イオン注入によりソース／ドレインを形成するため
に注入層（７）を形成する。このあと、第１図＜ｆ）に
示すように、Ｂ Ｐ Ｓ Ｇ （８１を堆積、コンタク
ト形成、アルミ堆積、アルミ配線パターニング、エツチ
ングを通してＡｌ（９１を形成する。これにより、ＭＯ
Ｓ）ランジスタか形成される。
第２図（ａ）は従来例を実施したときのＣＶ特性であり
、第２図（ｂ）は本実施例を実施したときのＣＶ特性で
、ともに、半導体基板とポリシリコンにかかる電圧、す
なわち、ＳｉＯｘにかかる電圧Ｖｇとその容量Ｃとの関
係を示している。第２図（ａ ）（ｂ ）において、点
線ａ ｌ＋ ａ ｘは理想曲線で、ａｌは低周波Ｃｖ
特性、ａ、は高周波Ｃｖ特性を示し、また、実線ｂ１、
ｂｔ、ｂ＊、ｂａは実験により得られた曲線て、ｂ、、
ｂ、は低周波ＣＶ特性、ｂ、。
、第２図（ｂ）は本実施例を実施したときのＣＶ特性で
、ともに、半導体基板とポリシリコンにかかる電圧、す
なわち、ＳｉＯｘにかかる電圧Ｖｇとその容量Ｃとの関
係を示している。第２図（ａ ）（ｂ ）において、点
線ａ ｌ＋ ａ ｘは理想曲線で、ａｌは低周波Ｃｖ
特性、ａ、は高周波Ｃｖ特性を示し、また、実線ｂ１、
ｂｔ、ｂ＊、ｂａは実験により得られた曲線て、ｂ、、
ｂ、は低周波ＣＶ特性、ｂ、。
１）４は高層５ｉｃｖ特性を示している。従来例の絶絵
膜であるＮ Ｓ Ｃ（Ｎｏｎｄｏｐｅｄ ５ｉｌｉｃａ
ｔｅ Ｇｌａｓｓ）を堆積してから熱処理を行ったもの
（第２図（ａ））では低周波ＣＶ特性に異常波形ｂ１か
みられる。
膜であるＮ Ｓ Ｃ（Ｎｏｎｄｏｐｅｄ ５ｉｌｉｃａ
ｔｅ Ｇｌａｓｓ）を堆積してから熱処理を行ったもの
（第２図（ａ））では低周波ＣＶ特性に異常波形ｂ１か
みられる。
これは界面準位の増大を示すものておる。しかしながら
、本実施例の１’−Ｊ Ｓ Ｇ堆積前に熱処理を行った
もの（第２図（ｂ））ではこのような異常な界面準位の
増大は見られない。
、本実施例の１’−Ｊ Ｓ Ｇ堆積前に熱処理を行った
もの（第２図（ｂ））ではこのような異常な界面準位の
増大は見られない。
なお、本発明においてポリシリコンに燐を導入する方法
は、ＰＯＣＺ、雰囲気中の熱処理に限らず、たとえば、
Ｐ Ｈ、中の熱処理、イオン注入、またポリシリコン堆
積時に同時に燐を含ませておく ｌＮ−３ＩＴＩＪ−
ＤＯＰＥＤポリシリコンでも同様の効果が得られる。ま
た、窒素雰囲気中の熱処理は窒素に限らず不活性ガス雰
囲気であればいかなる雰囲気でもよく、たとえば、アル
ゴン雰囲気中であってもよい。また、酸素かその成分と
してもつガスでも同様の効果か得られるか、その効果は
少ない。
は、ＰＯＣＺ、雰囲気中の熱処理に限らず、たとえば、
Ｐ Ｈ、中の熱処理、イオン注入、またポリシリコン堆
積時に同時に燐を含ませておく ｌＮ−３ＩＴＩＪ−
ＤＯＰＥＤポリシリコンでも同様の効果が得られる。ま
た、窒素雰囲気中の熱処理は窒素に限らず不活性ガス雰
囲気であればいかなる雰囲気でもよく、たとえば、アル
ゴン雰囲気中であってもよい。また、酸素かその成分と
してもつガスでも同様の効果か得られるか、その効果は
少ない。
さらに、窒素雰囲気中で行う熱処理温度は、本実施例て
は９００度としたか、従来例における、絶縁膜堆積後の
熱処理温度以上であればよい。
は９００度としたか、従来例における、絶縁膜堆積後の
熱処理温度以上であればよい。
発明の効果
以上のように本発明によれば、ゲートポリシリコン電極
下の酸化膜中に余分な［・ラップを発生させることなく
高信頼性のデバイスを形成するこができ、ＬＳＩ自体の
信頼性を非常に向上さぜることかてきるものである。
下の酸化膜中に余分な［・ラップを発生させることなく
高信頼性のデバイスを形成するこができ、ＬＳＩ自体の
信頼性を非常に向上さぜることかてきるものである。
第１図（ａ ）（ｂ ）（ｅ ）（ｄ ）（ｅ ）（ｆ
）は本発明の一実施例の半導体装置の製造方法を示す
断面プロセスフロー、第２図（ａ ）（ｂ ）はそれぞ
れＣ■特性を示し、第２図（ａ）は従来例を実施した場
合のＣ■特性図、第２図（ｂ）は本実施例を実施した場
合のＣＶ特性図、第３図（ａ ）（ｂ ）（ｃ ）（ｄ
）は従来の半導体装置の製造方法を示す断面プロセス
フローである。 ■・・・半導体基板、２・・・ＳｉＯ＋＋、３・・・ポ
リシリコン１、４・・・ポリシリコン２．５・・・ＣＶ
Ｄ酸化膜、６・・・ＣＶ Ｄ −３ｉ Ｏ２−２，７・
・・注入層、８−＝ Ｂ Ｐ Ｓ Ｇ、９−Ａ １ 。 代 理 人 森 本 義 弘 第１図（千の１） ５−（ＶＤ−をｉ５イを−１ＩＮ り 第１図（ｆ＃２λ ６−（ＶＤ−５（θｔ−２ ７・−・ｊ主入層 ８・−ＢＰＳ＆ ５’ Ａｌ 第３ 図 （ｆｏｌ） 第２図 ａイ 第３図ｃｆｌｅ２Ｊ ／４
）は本発明の一実施例の半導体装置の製造方法を示す
断面プロセスフロー、第２図（ａ ）（ｂ ）はそれぞ
れＣ■特性を示し、第２図（ａ）は従来例を実施した場
合のＣ■特性図、第２図（ｂ）は本実施例を実施した場
合のＣＶ特性図、第３図（ａ ）（ｂ ）（ｃ ）（ｄ
）は従来の半導体装置の製造方法を示す断面プロセス
フローである。 ■・・・半導体基板、２・・・ＳｉＯ＋＋、３・・・ポ
リシリコン１、４・・・ポリシリコン２．５・・・ＣＶ
Ｄ酸化膜、６・・・ＣＶ Ｄ −３ｉ Ｏ２−２，７・
・・注入層、８−＝ Ｂ Ｐ Ｓ Ｇ、９−Ａ １ 。 代 理 人 森 本 義 弘 第１図（千の１） ５−（ＶＤ−をｉ５イを−１ＩＮ り 第１図（ｆ＃２λ ６−（ＶＤ−５（θｔ−２ ７・−・ｊ主入層 ８・−ＢＰＳ＆ ５’ Ａｌ 第３ 図 （ｆｏｌ） 第２図 ａイ 第３図ｃｆｌｅ２Ｊ ／４
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に酸化膜を形成し、前記酸化膜上に形
成したゲートポリシリコン電極に熱拡散法によりｎ型不
純物を導入し、その後に熱処理を施した後、絶縁膜を堆
積し、しかる後にゲートのパターニングを行ってＭＯＳ
デバイスを作る半導体装置の製造方法。 ２、熱処理は不活性ガス雰囲気中で行う請求項１記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2149001A JP2512603B2 (ja) | 1990-06-06 | 1990-06-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2149001A JP2512603B2 (ja) | 1990-06-06 | 1990-06-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442930A true JPH0442930A (ja) | 1992-02-13 |
| JP2512603B2 JP2512603B2 (ja) | 1996-07-03 |
Family
ID=15465493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2149001A Expired - Fee Related JP2512603B2 (ja) | 1990-06-06 | 1990-06-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2512603B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114868A (ja) * | 1982-12-21 | 1984-07-03 | Toshiba Corp | 半導体装置の製造方法 |
-
1990
- 1990-06-06 JP JP2149001A patent/JP2512603B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59114868A (ja) * | 1982-12-21 | 1984-07-03 | Toshiba Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2512603B2 (ja) | 1996-07-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |