JPH0442951A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0442951A JPH0442951A JP2147489A JP14748990A JPH0442951A JP H0442951 A JPH0442951 A JP H0442951A JP 2147489 A JP2147489 A JP 2147489A JP 14748990 A JP14748990 A JP 14748990A JP H0442951 A JPH0442951 A JP H0442951A
- Authority
- JP
- Japan
- Prior art keywords
- metal wiring
- wiring layer
- conductive film
- film
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/425—Barrier, adhesion or liner layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/42—Vias, e.g. via plugs
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は、半導体装置およびその製造方法に係り、特に
多層配線を有する半導体装置における上層金属配線と下
層金属配線との接続部の構造およびその形成方法に関す
る。
多層配線を有する半導体装置における上層金属配線と下
層金属配線との接続部の構造およびその形成方法に関す
る。
（従来の技術）
従来、多層配線を有する半導体装置における上層金属配
線と下層金属配線との接続部（ＶＩＡコンタクト）を形
成する際には、第５図（ａ）乃至（ｃ）に示すような工
程で行っている。即ち、まず、第５図（ａ）に示すよう
に、素子が形成された半導体基板１上に堆積された第１
の層間絶縁膜２上に、第１金属配線（例えばＡｌ合金配
線）３上を形成し、さらに、第２の層間絶縁膜（例えば
プラズマＳｉｎ、膜）４を堆積する。そして、ＰＥＰ
（写真蝕刻法）により第２の層間絶縁膜４の接続孔形成
予定部上のみフォトレジスト５を除去する。次に、第５
図（ｂ）に示すように、異方性エツチング、例えばＲＩ
Ｅ （反応性イオンエツチング）により前記第１金属配
線３が露出するように前記第２の層間絶縁膜４をエツチ
ングして接続孔（コンタクトホール）６を形成する。次
に、フォトレジスト５を除去し、第５図（Ｃ）に示すよ
うに、スパッタにより全面に第２金属配線層（例えばＡ
ｌ合金膜）７を堆積し、これをパターニングして第２金
属配線７を形成する。
線と下層金属配線との接続部（ＶＩＡコンタクト）を形
成する際には、第５図（ａ）乃至（ｃ）に示すような工
程で行っている。即ち、まず、第５図（ａ）に示すよう
に、素子が形成された半導体基板１上に堆積された第１
の層間絶縁膜２上に、第１金属配線（例えばＡｌ合金配
線）３上を形成し、さらに、第２の層間絶縁膜（例えば
プラズマＳｉｎ、膜）４を堆積する。そして、ＰＥＰ
（写真蝕刻法）により第２の層間絶縁膜４の接続孔形成
予定部上のみフォトレジスト５を除去する。次に、第５
図（ｂ）に示すように、異方性エツチング、例えばＲＩ
Ｅ （反応性イオンエツチング）により前記第１金属配
線３が露出するように前記第２の層間絶縁膜４をエツチ
ングして接続孔（コンタクトホール）６を形成する。次
に、フォトレジスト５を除去し、第５図（Ｃ）に示すよ
うに、スパッタにより全面に第２金属配線層（例えばＡ
ｌ合金膜）７を堆積し、これをパターニングして第２金
属配線７を形成する。
しかし、上記したような従来の製造方法には次のような
問題がある。
問題がある。
■第５図（ｂ）に示すように、異方性エツチングによる
接続孔開口時に、フォトレジスト５中に含まれるＣやＦ
がプラズマ中に放出される。また、この時、エツチング
が下層の第１金属配線３の表面まで達すると、第１金属
配線中に含まれる金属や不純物（ＣＳＣ＃％Ｆ）がスパ
ッタされる。そして、これらの物質は、接続孔６の側面
（第２の層間絶縁膜４の側壁）に反応生成物（金属含有
有機膜）８として付着し、接続孔６の底面（第１金属配
線３の表面）にも何着する。
接続孔開口時に、フォトレジスト５中に含まれるＣやＦ
がプラズマ中に放出される。また、この時、エツチング
が下層の第１金属配線３の表面まで達すると、第１金属
配線中に含まれる金属や不純物（ＣＳＣ＃％Ｆ）がスパ
ッタされる。そして、これらの物質は、接続孔６の側面
（第２の層間絶縁膜４の側壁）に反応生成物（金属含有
有機膜）８として付着し、接続孔６の底面（第１金属配
線３の表面）にも何着する。
■接続孔開口終了後に大気中に放置しておくと、第１金
属配線層３とその表面のＣＩ！と空気中の水分により次
のような反応が起こる。
属配線層３とその表面のＣＩ！と空気中の水分により次
のような反応が起こる。
Ａｉ！＋４ ＣＤ −−Ａｉ’ ＣＮ ４− ＋ ３
ｅ２ＡＩ Ｃ，Ｑ ４＋６Ｈ２０→２ＡＮ （ＯＨ）
３ ＋６Ｈ” ＋８Ｃｊ７ この反応が一度始まると、生成されるＣＩによって第１
金属配線層３の八Ωの腐食が促進され、第５図（ｃ）に
示すように、接続孔６の底面（第１金属配線３の表面）
に厚いｌ水酸化物９が生成されてしまう。
ｅ２ＡＩ Ｃ，Ｑ ４＋６Ｈ２０→２ＡＮ （ＯＨ）
３ ＋６Ｈ” ＋８Ｃｊ７ この反応が一度始まると、生成されるＣＩによって第１
金属配線層３の八Ωの腐食が促進され、第５図（ｃ）に
示すように、接続孔６の底面（第１金属配線３の表面）
に厚いｌ水酸化物９が生成されてしまう。
このような現象■、■が起こると、後工程での上層の第
２金属配線層７のスパッタ時にオーバーハング形状が生
じて配線の段切れなどが生じたり、接続孔６における第
２金属配線７と第】−金属配線３との導通が不能になる
。
２金属配線層７のスパッタ時にオーバーハング形状が生
じて配線の段切れなどが生じたり、接続孔６における第
２金属配線７と第】−金属配線３との導通が不能になる
。
また、上記１．たような従来の半導体装置は、加工精度
およびアライメント精度を考慮して第２金属配線７と接
続孔６とのマスク合わせ余裕を設けており、これが高集
積化の妨げになっている。
およびアライメント精度を考慮して第２金属配線７と接
続孔６とのマスク合わせ余裕を設けており、これが高集
積化の妨げになっている。
（発明が解決しようとする劃１
上記（７たように従来の半導体装置の製造方法は、異方
性エツチングによる接続孔形成時に、フォトレジスト中
に含まれるＣやＦおよび下層金属配線中に含まれる金属
や不純物（ＣＳＣ１）、Ｆ）がプラズマ中に放出されて
層間絶縁膜の側壁や下層金属配線の表面に反応生成物と
ｊ−で４４着するという問題、接続孔形成終了後に下層
金属配線表面では空気中の水分により金属水酸化物が生
成されるので、後工程での上層金属配線層堆積後に表面
形態が劣化して配線の段切れなどが生じたり、接続孔に
おける上層金属配線と下層金属配線との導通が不能にな
るという問題がある。
性エツチングによる接続孔形成時に、フォトレジスト中
に含まれるＣやＦおよび下層金属配線中に含まれる金属
や不純物（ＣＳＣ１）、Ｆ）がプラズマ中に放出されて
層間絶縁膜の側壁や下層金属配線の表面に反応生成物と
ｊ−で４４着するという問題、接続孔形成終了後に下層
金属配線表面では空気中の水分により金属水酸化物が生
成されるので、後工程での上層金属配線層堆積後に表面
形態が劣化して配線の段切れなどが生じたり、接続孔に
おける上層金属配線と下層金属配線との導通が不能にな
るという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、上層金属配線の信頼性、上層金属配線と下層
金属配線との接続孔における導通の信頼性が高い半導体
装置を提供することにある。
の目的は、上層金属配線の信頼性、上層金属配線と下層
金属配線との接続孔における導通の信頼性が高い半導体
装置を提供することにある。
また、本発明の他の目的は、上層金属配線と下層金属配
線との接続孔の形成時に反応生成物が発生ずることを防
止でき、接続孔形成終了後に下層金属配線表面に金属水
酸化物が生成することを防止１７得る半導体装置の製造
方法を提供することにある。
線との接続孔の形成時に反応生成物が発生ずることを防
止でき、接続孔形成終了後に下層金属配線表面に金属水
酸化物が生成することを防止１７得る半導体装置の製造
方法を提供することにある。
「発明の構成］
（課題を解決するための手段）
第１の発明に係る半導体装置は、半導体基板上に形成さ
れている第１金属配線層と、この第１金属配線層上の第
２金属配線層との接続予定領域ツ 膜」二および前記第１金属配線層上に形成された層間絶
縁膜と、この層間絶縁膜上に形成され、この層間絶縁膜
に前記第１の導電膜の大きさより小さく開口された接続
孔を通して前記導電膜に接続された第２金属配線層とを
具備することを特徴とする。
れている第１金属配線層と、この第１金属配線層上の第
２金属配線層との接続予定領域ツ 膜」二および前記第１金属配線層上に形成された層間絶
縁膜と、この層間絶縁膜上に形成され、この層間絶縁膜
に前記第１の導電膜の大きさより小さく開口された接続
孔を通して前記導電膜に接続された第２金属配線層とを
具備することを特徴とする。
第２の発明に係る半導体装置は、半導体基板上に形成さ
れている第１金属配線層と、この第１金属配線３」−の
第２金属配線層との接続予定領域にのみ形成された第１
の導電膜と、この第１の導電膜上および前記第１金属配
線層上に形成された層間絶縁膜と、この層間絶縁膜に前
記第１の導電膜の大きさより小さく開口された接続孔の
内面および上縁部に形成された第２の導電膜と、前記層
間絶縁膜上に形成され、前記接続孔を通］７て前記第２
の導電膜に接続された第２金属配線層とを具備すること
を特徴とする。
れている第１金属配線層と、この第１金属配線３」−の
第２金属配線層との接続予定領域にのみ形成された第１
の導電膜と、この第１の導電膜上および前記第１金属配
線層上に形成された層間絶縁膜と、この層間絶縁膜に前
記第１の導電膜の大きさより小さく開口された接続孔の
内面および上縁部に形成された第２の導電膜と、前記層
間絶縁膜上に形成され、前記接続孔を通］７て前記第２
の導電膜に接続された第２金属配線層とを具備すること
を特徴とする。
第３の発明に係る半導体装置の製造方法は、半導体基板
上に第１金属配線層を形成する工程と、上記第１金属配
線層上に第１の導電膜を堆積ｊ７、上記第１金属配線層
と第２金属配線層との接続予定領域に上記第１の導電膜
を残存させる工程と、この第１の導電膜」−および前記
第１金属配線層上に層間絶縁膜を堆積し、前記第１の導
電膜の大きさより小さい接続孔を開口する工程と、この
層間絶縁膜上の全面に第２金属配線層を堆積し、これを
パターニング；−で第２金属配線を形成する工程とを具
備することを特徴とする。
上に第１金属配線層を形成する工程と、上記第１金属配
線層上に第１の導電膜を堆積ｊ７、上記第１金属配線層
と第２金属配線層との接続予定領域に上記第１の導電膜
を残存させる工程と、この第１の導電膜」−および前記
第１金属配線層上に層間絶縁膜を堆積し、前記第１の導
電膜の大きさより小さい接続孔を開口する工程と、この
層間絶縁膜上の全面に第２金属配線層を堆積し、これを
パターニング；−で第２金属配線を形成する工程とを具
備することを特徴とする。
第４の発明に係る半導体装置の製造方法は、半導体基板
」−に第１．金属配線層を形成する工程と、上記第１金
属配線層上に第１の導電膜を堆積し、上記第１金属配線
層と第２金属配線層との接続予定領域に上記第１の導電
膜を残存させる工程と、この第１の導電膜上および前記
第１金属配線層上に層間絶縁膜を堆積し、前記第１の導
電膜の大きさより小さい接続孔を開口する工程と、この
層間絶縁膜上の全面に高融点金属膜を堆積する工程と、
真空加熱により上記高融点金属膜を前記第１の導電膜と
化学反応させることにより前記接続孔の内面および上縁
部に第２の導電膜を形成する工程と、未反応の高融点金
属膜を除去する工程と、この層間絶縁膜上の全面に第２
金属配線層を堆積し、これをパターニングして第２金属
配線を形成する工程とを具備することを特徴とする。
」−に第１．金属配線層を形成する工程と、上記第１金
属配線層上に第１の導電膜を堆積し、上記第１金属配線
層と第２金属配線層との接続予定領域に上記第１の導電
膜を残存させる工程と、この第１の導電膜上および前記
第１金属配線層上に層間絶縁膜を堆積し、前記第１の導
電膜の大きさより小さい接続孔を開口する工程と、この
層間絶縁膜上の全面に高融点金属膜を堆積する工程と、
真空加熱により上記高融点金属膜を前記第１の導電膜と
化学反応させることにより前記接続孔の内面および上縁
部に第２の導電膜を形成する工程と、未反応の高融点金
属膜を除去する工程と、この層間絶縁膜上の全面に第２
金属配線層を堆積し、これをパターニングして第２金属
配線を形成する工程とを具備することを特徴とする。
（作 用）
第１の発明に係る半導体装置は、第１金属配線層上の第
２金属配線層との接続成予定部にのみ形成された第１の
導電膜を有することにより、上層の第２金属配線と下層
の第１金属配線との接続孔の開口時に反応生成物が発生
することを防止でき、接続孔開口終了後に第１金属配線
表面に金属水酸化物が生成することを防止できるので、
第１金属配線層の信頼性、第１金属配線層と第２金属配
線層との接続孔における導通の信頼性の向上を達成でき
る。
２金属配線層との接続成予定部にのみ形成された第１の
導電膜を有することにより、上層の第２金属配線と下層
の第１金属配線との接続孔の開口時に反応生成物が発生
することを防止でき、接続孔開口終了後に第１金属配線
表面に金属水酸化物が生成することを防止できるので、
第１金属配線層の信頼性、第１金属配線層と第２金属配
線層との接続孔における導通の信頼性の向上を達成でき
る。
第２の発明に係る半導体装置は、第１の発明に係る半導
体装置と同様に、第１金属配線層の信頼性、第１金属配
線層と第２金属配線層との接続孔における導通の信頼性
が高くなるほか、接続孔上縁部に自己整合的に形成され
た第２の導電膜を有するので、第２金属配線と接続孔と
のマスク合わせ余裕を設ける必要がなくなり、配線の高
密度化、ひいては高集積化を達成できる。
体装置と同様に、第１金属配線層の信頼性、第１金属配
線層と第２金属配線層との接続孔における導通の信頼性
が高くなるほか、接続孔上縁部に自己整合的に形成され
た第２の導電膜を有するので、第２金属配線と接続孔と
のマスク合わせ余裕を設ける必要がなくなり、配線の高
密度化、ひいては高集積化を達成できる。
第３の発明に係る半導体装置の製造方法は、第１金属配
線層上の第２金属配線層との接続成予定部にのみ第１の
導電膜を形成しておくことにより、上層の第２金属配線
と下層の第１金属配線との接続孔の形成時に反応生成物
が発生することを防止でき、接続孔形成終了後に第１金
属配線表面に金属水酸化物が′生成することを防止でき
るので、第１金属配線層の信頼性、第１金属配線層と第
２金属配線層との接続孔における導通の信頼性の向上を
達成できる。
線層上の第２金属配線層との接続成予定部にのみ第１の
導電膜を形成しておくことにより、上層の第２金属配線
と下層の第１金属配線との接続孔の形成時に反応生成物
が発生することを防止でき、接続孔形成終了後に第１金
属配線表面に金属水酸化物が′生成することを防止でき
るので、第１金属配線層の信頼性、第１金属配線層と第
２金属配線層との接続孔における導通の信頼性の向上を
達成できる。
第４の発明に係る半導体装置の製造方法は、第３の発明
に係る半導体装置と同様に、上層の第２金属配線と下層
の第１金属配線との接続孔の形成時に反応生成物が発生
することを防止でき、接続孔形成終了後に第１金属配線
表面に金属水酸化物が生成することを防止できるほか、
接続孔上縁部に第２の導電膜を自己整合的に形成するこ
とができるので、第２金属配線と接続孔とのマスク合わ
せ余裕を設ける必要がなくなり、配線の高密度化、ひい
ては高集積化を達成できる。
に係る半導体装置と同様に、上層の第２金属配線と下層
の第１金属配線との接続孔の形成時に反応生成物が発生
することを防止でき、接続孔形成終了後に第１金属配線
表面に金属水酸化物が生成することを防止できるほか、
接続孔上縁部に第２の導電膜を自己整合的に形成するこ
とができるので、第２金属配線と接続孔とのマスク合わ
せ余裕を設ける必要がなくなり、配線の高密度化、ひい
ては高集積化を達成できる。
（実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図（ａ）乃至（ｃ）は、第１実施例に係る半導体装
置の製造方法における各工程を示している。即ち、まず
、第１図（ａ）に示すように、素子が形成された半導体
基板１上に堆積された第１の層間絶縁膜２上に、第１金
属配線層３、例えばＡｌ１合金配線膜（Ｓｉｌ１％、Ｃ
ｕ；０．５％）を８００ｎｍ程度スパッタ堆積し、ＰＥ
ＰおよびＲＩＥにより所望の寸法にパターニング加工し
て第１金属配線３を形成する。次に、低温プラズマＣＶ
Ｄ （気相成長）装置でＳｉＨ４ガス及びＰＨ，やＢ２
Ｈｂ等のドーピングガスを用いて第１の導電膜１１、例
えばドープト多結晶シリコン膜を５０〜１００ｎｍ堆積
する。
置の製造方法における各工程を示している。即ち、まず
、第１図（ａ）に示すように、素子が形成された半導体
基板１上に堆積された第１の層間絶縁膜２上に、第１金
属配線層３、例えばＡｌ１合金配線膜（Ｓｉｌ１％、Ｃ
ｕ；０．５％）を８００ｎｍ程度スパッタ堆積し、ＰＥ
ＰおよびＲＩＥにより所望の寸法にパターニング加工し
て第１金属配線３を形成する。次に、低温プラズマＣＶ
Ｄ （気相成長）装置でＳｉＨ４ガス及びＰＨ，やＢ２
Ｈｂ等のドーピングガスを用いて第１の導電膜１１、例
えばドープト多結晶シリコン膜を５０〜１００ｎｍ堆積
する。
次に、第１図（ｂ）に示すように、第２金属配線／第１
金属配線間接続孔形成用のデータ反転マスクを用いてＰ
ＥＰおよびＲＩＥを行い、第２金属配線／第１金属配線
接続予定領域に第１の導電膜１１を残存させる。
金属配線間接続孔形成用のデータ反転マスクを用いてＰ
ＥＰおよびＲＩＥを行い、第２金属配線／第１金属配線
接続予定領域に第１の導電膜１１を残存させる。
次に、第１図（ｃ）に示すように、低温プラズマＣＶＤ
装置で第２の層間絶縁膜（プラズマ５ｉｎ２膜）４を１
〜１．５μｍ堆積した後、第２金属配線／第１金属配線
間接続孔形成用のマスクを用いてＰＥＰおよびＲＩＥを
行い、前記プラズマ５ｉｎ２膜４に前記第１の導電膜１
１の太きさより小ざい接続孔６を開口１．て前記第１金
属配線３を露出させる。
装置で第２の層間絶縁膜（プラズマ５ｉｎ２膜）４を１
〜１．５μｍ堆積した後、第２金属配線／第１金属配線
間接続孔形成用のマスクを用いてＰＥＰおよびＲＩＥを
行い、前記プラズマ５ｉｎ２膜４に前記第１の導電膜１
１の太きさより小ざい接続孔６を開口１．て前記第１金
属配線３を露出させる。
次に、第１の導電膜（多結晶シリコン膜）〕、１、上に
、第１図（ｄ）に示すように、第２金属配線層、例えば
Ａｊ）合金配線膜（Ｓｉ；１−％、Ｃｕ；０．５％）を
１−μｍｆ’ｆｆｉ度スパッタ堆積し、ＰＥＰおよびＲ
ＪＥにより所望の寸法にパターニング加工（〜で第２金
属配線７を形成する。
、第１図（ｄ）に示すように、第２金属配線層、例えば
Ａｊ）合金配線膜（Ｓｉ；１−％、Ｃｕ；０．５％）を
１−μｍｆ’ｆｆｉ度スパッタ堆積し、ＰＥＰおよびＲ
ＪＥにより所望の寸法にパターニング加工（〜で第２金
属配線７を形成する。
上記（７た第１実施例に係る製造方法は、第１金属配線
層３上に第１の導電膜１．１を堆積し、上記第１金属配
線層３と第２金属配線層７との接続予定領域に上記第１
の導電膜１１を残存させ、この第１の導電膜１１上およ
び前記第１金属配線層３上に第２の層間絶縁膜４を堆積
（７、前記第１の導電膜１１の大きさより小さい接続孔
６を開口（２ている。
層３上に第１の導電膜１．１を堆積し、上記第１金属配
線層３と第２金属配線層７との接続予定領域に上記第１
の導電膜１１を残存させ、この第１の導電膜１１上およ
び前記第１金属配線層３上に第２の層間絶縁膜４を堆積
（７、前記第１の導電膜１１の大きさより小さい接続孔
６を開口（２ている。
これにより、■接続孔開口時に、第１１の導電膜１１が
存在するので第１金属配線層３がスパッタされなくなり
、第１金属配線中に含まれる金属や不純物（Ｃ，（１，
Ｆ）を含有した反応生成物が接続孔６の側面や底面に付
着されなくなり、後工程での第２金属配線層７のスパッ
タ時にオーバーハング形状が生じなくなり、配線の高信
頼性を達成できる。
存在するので第１金属配線層３がスパッタされなくなり
、第１金属配線中に含まれる金属や不純物（Ｃ，（１，
Ｆ）を含有した反応生成物が接続孔６の側面や底面に付
着されなくなり、後工程での第２金属配線層７のスパッ
タ時にオーバーハング形状が生じなくなり、配線の高信
頼性を達成できる。
また、■接続孔開口終了後に大気中に放置した場合に接
続孔６部に空気中の水分が侵入しても、接続孔底面に第
］の導電膜〕１が存在するので、第１金属配線層３の表
面にＡ、Ｑ水酸化物が生成されず、接続孔６における導
通が不能になることはなく、接続孔における導通の高信
頼性を達成できる。
続孔６部に空気中の水分が侵入しても、接続孔底面に第
］の導電膜〕１が存在するので、第１金属配線層３の表
面にＡ、Ｑ水酸化物が生成されず、接続孔６における導
通が不能になることはなく、接続孔における導通の高信
頼性を達成できる。
従って、第１図（ｄ）に示すように形成された半導体装
置は、第２金属配線層７の信頼性、第２金属配線層７と
第１金属配線層３との接続孔６における導通の信頼性が
高い。
置は、第２金属配線層７の信頼性、第２金属配線層７と
第１金属配線層３との接続孔６における導通の信頼性が
高い。
なお、第１図（ｄ）に示１７た工程に際して、第２図に
示すように、接続孔内部にＣＶＤ法によりＷ２１を埋め
込んだ後、第２金属配線層、例えばＡ、７７合金配線膜
（Ｓｉｌ１％、Ｃｕ；０．５％）を１膜ｍ程度スパッタ
堆積ｊ７、ＰＥＰおよびＲＩＥにより所望の寸法にパタ
ーニング加工して第２金属配線２２を形成するように１
７でもよい。
示すように、接続孔内部にＣＶＤ法によりＷ２１を埋め
込んだ後、第２金属配線層、例えばＡ、７７合金配線膜
（Ｓｉｌ１％、Ｃｕ；０．５％）を１膜ｍ程度スパッタ
堆積ｊ７、ＰＥＰおよびＲＩＥにより所望の寸法にパタ
ーニング加工して第２金属配線２２を形成するように１
７でもよい。
この場合、接続孔底面の第１の導電膜１１が上記Ｗの成
長を促進する役割を果たす。また、第１の導電膜１１と
（７てドープト多結晶シリコン膜を用いる場合について
説明ｌ〜だが、これは高融点金属シリサイド膜を用いる
ようにしてもよい。
長を促進する役割を果たす。また、第１の導電膜１１と
（７てドープト多結晶シリコン膜を用いる場合について
説明ｌ〜だが、これは高融点金属シリサイド膜を用いる
ようにしてもよい。
第３図（ａ）乃至（Ｃ）は、第２実施例に係る半導体装
置の製造方法における各工程を示している。即ち、まず
、第１図（ａ）乃至（ｅ）に示した第１実施例の工程と
同様に、半導体基板１上の第１の層間絶縁膜２上に第１
金属配線層３を形成する工程と、上記第１金属配線層３
上に第１の導電膜１］を堆積し、上記第１金属配線層３
と第２金属配線層７との接続予定領域に上記第１の導電
膜１〕−を残存させる工程と、この第１の導電膜１１」
二および前記第１金属配線層３上に第２の層間絶縁膜４
を堆積し、前記第１の導電膜１−１の大きさより小さい
接続孔６を開口する工程を実施する。
置の製造方法における各工程を示している。即ち、まず
、第１図（ａ）乃至（ｅ）に示した第１実施例の工程と
同様に、半導体基板１上の第１の層間絶縁膜２上に第１
金属配線層３を形成する工程と、上記第１金属配線層３
上に第１の導電膜１］を堆積し、上記第１金属配線層３
と第２金属配線層７との接続予定領域に上記第１の導電
膜１〕−を残存させる工程と、この第１の導電膜１１」
二および前記第１金属配線層３上に第２の層間絶縁膜４
を堆積し、前記第１の導電膜１−１の大きさより小さい
接続孔６を開口する工程を実施する。
引き続き、第３図（ａ）に示すように、メタルスパッタ
装置で、高融点金属膜、例えばＴｉ膜３１を５０〜１．
００ ｎ ｍ堆積した後、真空中で３００℃以上の加熱
を行い、前記第１の導電膜（多結晶シリコン膜）１１と
上記Ｔｉ膜３１とをシリサイド反応させることにより、
前記接続孔６の内面（底面および側面）のみならず第２
の層間絶縁膜（プラズマ５ｉｎ２膜）４上面の接続孔周
辺部にＴｉＳｉｘ膜（本例ではＴ ｉ Ｓ ｉ ２膜）
を形成させる。
装置で、高融点金属膜、例えばＴｉ膜３１を５０〜１．
００ ｎ ｍ堆積した後、真空中で３００℃以上の加熱
を行い、前記第１の導電膜（多結晶シリコン膜）１１と
上記Ｔｉ膜３１とをシリサイド反応させることにより、
前記接続孔６の内面（底面および側面）のみならず第２
の層間絶縁膜（プラズマ５ｉｎ２膜）４上面の接続孔周
辺部にＴｉＳｉｘ膜（本例ではＴ ｉ Ｓ ｉ ２膜）
を形成させる。
次に、第３図（ｂ）に示すように、上記Ｔｉ膜３１の未
反応部（接続孔内面・周辺部以外の部分）をＨＦ系薬品
でエツチング除去することにより、自己整合的に接続孔
上縁部に第２の導電膜（本例ではＴｉＳｉ２膜）３２を
残存させる。
反応部（接続孔内面・周辺部以外の部分）をＨＦ系薬品
でエツチング除去することにより、自己整合的に接続孔
上縁部に第２の導電膜（本例ではＴｉＳｉ２膜）３２を
残存させる。
次に、第３図（ｃ）に示すように、第２金属配線層、例
えばＡｌ合金配線膜（Ｓｉｌ１％、Ｃｕ；０．５％）を
１４ｍ程度スパッタ堆積し、ＰＥＰおよびＲＩＥにより
所望の寸法にパターニング加工して第２金属配線７を形
成する。
えばＡｌ合金配線膜（Ｓｉｌ１％、Ｃｕ；０．５％）を
１４ｍ程度スパッタ堆積し、ＰＥＰおよびＲＩＥにより
所望の寸法にパターニング加工して第２金属配線７を形
成する。
上記した第２実施例に係る製造方法は、前述した第１実
施例に係る製造方法と同様の効果■、■が得られるほか
、■接続孔上縁部に第２の導電膜（本例ではＴｉＳｉ２
膜）３２を自己整合的に形成し、これを第２金属配線７
と接続孔６との実効的なアライメント余裕とすることが
可能になり、配線の高密度化、ひいては高集積化を達成
できる。
施例に係る製造方法と同様の効果■、■が得られるほか
、■接続孔上縁部に第２の導電膜（本例ではＴｉＳｉ２
膜）３２を自己整合的に形成し、これを第２金属配線７
と接続孔６との実効的なアライメント余裕とすることが
可能になり、配線の高密度化、ひいては高集積化を達成
できる。
従って、第３図（ｃ）に示すように形成された半導体装
置は、第２金属配線７の信頼性、第２金属配線７と第１
金属配線３との接続孔６における導通の信頼性が高いほ
か、高集積化が可能になる。
置は、第２金属配線７の信頼性、第２金属配線７と第１
金属配線３との接続孔６における導通の信頼性が高いほ
か、高集積化が可能になる。
なお、第３図＜Ｃ）に示した工程に際して、第４図に示
すように、接続孔内部にＣＶＤ法によりＷ４１を埋め込
んだ後、第２金属配線層、例えば１合金配線膜（Ｓｉｌ
１％、Ｃｕ；０．５％）を１μｍ程度スパッタ堆積し、
ＰＥＰおよびＲＩＥにより所望の寸法にパターニング加
工して第２金属配線２２を形成するようにしてもよい。
すように、接続孔内部にＣＶＤ法によりＷ４１を埋め込
んだ後、第２金属配線層、例えば１合金配線膜（Ｓｉｌ
１％、Ｃｕ；０．５％）を１μｍ程度スパッタ堆積し、
ＰＥＰおよびＲＩＥにより所望の寸法にパターニング加
工して第２金属配線２２を形成するようにしてもよい。
なお、上記第２実施例では、高融点金属膜としてＴｉ膜
３１を用いたが、これに代えて、Ｗ。
３１を用いたが、これに代えて、Ｗ。
Ｍｏ５Ｔａなどを用いてもよい。
［発明の効果］
上述したように本発明によれば、上層金属配線の信頼性
、上層金属配線と下層金属配線との接続孔における導通
の信頼性が高い半導体装置を実現することができ、さら
に、高集積化が可能な半導体装置を実現することができ
る。
、上層金属配線と下層金属配線との接続孔における導通
の信頼性が高い半導体装置を実現することができ、さら
に、高集積化が可能な半導体装置を実現することができ
る。
また、本発明によれば、上層金属配線と下層金属配線と
の接続孔の形成時に反応生成物が発生することを防止で
き、接続孔形成終了後に下層金属配線表面に金属水酸化
物が生成することを防止し得る半導体装置の製造方法を
実現することができる。
の接続孔の形成時に反応生成物が発生することを防止で
き、接続孔形成終了後に下層金属配線表面に金属水酸化
物が生成することを防止し得る半導体装置の製造方法を
実現することができる。
第１図（ａ）乃至（ｄ）は本発明の第１実施例に係る半
導体装置の製造方法における各工程を示す断面図、第２
図は第１図（ｄ）の工程の変形例を示す断面図、第３図
Ｃ２１）乃至（Ｃ）は本発明の第２実施例に係る半導体
装置の製造方法における主要な工程を示す断面図、第４
図は第３図（Ｃ）の工程の変形例を示す断面図、第５図
（ａ）乃至（ｃ）は従来の半導体装置の製造方法におけ
る各工程を示す断面図である。 １・・・半導体基板、２・・・第１の層間絶縁膜、３・
・・第１金属配線層、第１金属配線ＣＡＤ合金配線）、
４・・・第２の層間絶縁膜（プラズマＳｉＯ２膜） ６
・・・接続孔、７．２２・・・第２金属配線（Ａｌ合金
膜） １１・・・第１の導電膜（多結晶シリコン膜）
２１．４１・・・接続孔内部のＷ２Ｂ５・・・高融点金
属膜（Ｔｉ膜）、３２・・・第２の導電膜（ＴｉＳｉ２
膜）。 出願人代理人 弁理士 鈴江武彦 第１図 第 図 第 図 第 図
導体装置の製造方法における各工程を示す断面図、第２
図は第１図（ｄ）の工程の変形例を示す断面図、第３図
Ｃ２１）乃至（Ｃ）は本発明の第２実施例に係る半導体
装置の製造方法における主要な工程を示す断面図、第４
図は第３図（Ｃ）の工程の変形例を示す断面図、第５図
（ａ）乃至（ｃ）は従来の半導体装置の製造方法におけ
る各工程を示す断面図である。 １・・・半導体基板、２・・・第１の層間絶縁膜、３・
・・第１金属配線層、第１金属配線ＣＡＤ合金配線）、
４・・・第２の層間絶縁膜（プラズマＳｉＯ２膜） ６
・・・接続孔、７．２２・・・第２金属配線（Ａｌ合金
膜） １１・・・第１の導電膜（多結晶シリコン膜）
２１．４１・・・接続孔内部のＷ２Ｂ５・・・高融点金
属膜（Ｔｉ膜）、３２・・・第２の導電膜（ＴｉＳｉ２
膜）。 出願人代理人 弁理士 鈴江武彦 第１図 第 図 第 図 第 図
Claims (8)
- （１）半導体基板上に形成されている第１金属配線層と
、 この第１金属配線層上の第２金属配線層との接続成予定
部にのみ形成された第１の導電膜と、この第１の導電膜
上および前記第１金属配線層上に形成された層間絶縁膜
と、 この層間絶縁膜上に形成され、この層間絶縁膜に前記第
１の導電膜の大きさより小さく開口された接続孔を通し
て前記導電膜に接続された第２金属配線層 とを具備することを特徴とする半導体装置。 - （２）半導体基板上に形成されている第１金属配線層と
、 この第１金属配線層上の第２金属配線層との接続予定領
域にのみ形成された第１の導電膜と、この第１の導電膜
上および前記第１金属配線層上に形成された層間絶縁膜
と、 この層間絶縁膜に前記第１の導電膜の大きさより小さく
開口された接続孔の内面および上縁部に形成された第２
の導電膜と、 前記層間絶縁膜上に形成され、前記接続孔を通して前記
第２の導電膜に接続された第２金属配線層 とを具備することを特徴とする半導体装置。 - （３）前記第１金属配線層および第２金属配線層はそれ
ぞれＡｌ合金であり、前記第１の導電膜は多結晶シリコ
ン膜もしくは高融点金属シリサイド膜であることを特徴
とする請求項１記載の半導体装置。 - （４）前記第１金属配線層および第２金属配線層はそれ
ぞれＡｌ合金であり、前記第１の導電膜は多結晶シリコ
ン膜であり、前記第２の導電膜はＴｉＳｉ＿ｘ膜である
ことを特徴とする請求項２記載の半導体装置。 - （５）半導体基板上に第１金属配線層を形成する工程と
、 上記第１金属配線層上に第１の導電膜、を堆積し、上記
第１金属配線層と第２金属配線層との接続予定領域に上
記第１の導電膜を残存させる工程と、この第１の導電膜
上および前記第１金属配線層上に層間絶縁膜を堆積し、
前記第１の導電膜の大きさより小さい接続孔を開口する
工程と、 この層間絶縁膜上の全面に第２金属配線層を堆積し、こ
れをパターニングして第２金属配線を形成する工程 とを具備することを特徴とする半導体装置の製造方法。 - （６）半導体基板上に第１金属配線層を形成する工程と
、 上記第１金属配線層上に第１の導電膜を堆積し、上記第
１金属配線層と第２金属配線層との接続予定領域に上記
第１の導電膜を残存させる工程と、この第１の導電膜上
および前記第１金属配線層上に層間絶縁膜を堆積し、前
記第１の導電膜の大きさより小さい接続孔を開口する工
程と、 この層間絶縁膜上の全面に高融点金属膜を堆積する工程
と、 真空加熱により上記高融点金属膜を前記第１の導電膜と
化学反応させることにより前記接続孔の内面および上縁
部に第２の導電膜を形成する工程と、 未反応の高融点金属膜を除去する工程と、 この層間絶縁膜上の全面に第２金属配線層を堆積し、こ
れをパターニングして第２金属配線を形成する工程 とを具備することを特徴とする半導体装置の製造方法。 - （７）前記第１金属配線層および第２金属配線層はそれ
ぞれＡｌ合金であり、前記第１の導電膜は多結晶シリコ
ン膜もしくは高融点金属シリサイド膜であることを特徴
とする請求項５記載の半導体装置の製造方法。 - （８）前記第１金属配線層および第２金属配線層はそれ
ぞれＡｌ合金であり、前記第１の導電膜は多結晶シリコ
ン膜であり、前記第２の導電膜はＴｉＳｉ＿ｘ膜である
ことを特徴とする請求項６記載の半導体装置の製造方法
。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147489A JPH088301B2 (ja) | 1990-06-07 | 1990-06-07 | 半導体装置の製造方法 |
| US07/711,144 US5184205A (en) | 1990-06-07 | 1991-06-06 | Semiconductor device having multi-layered wiring, and method of manufacturing the same |
| KR2019960029011U KR970000445Y1 (ko) | 1990-06-07 | 1996-09-12 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2147489A JPH088301B2 (ja) | 1990-06-07 | 1990-06-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0442951A true JPH0442951A (ja) | 1992-02-13 |
| JPH088301B2 JPH088301B2 (ja) | 1996-01-29 |
Family
ID=15431551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2147489A Expired - Fee Related JPH088301B2 (ja) | 1990-06-07 | 1990-06-07 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5184205A (ja) |
| JP (1) | JPH088301B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3099406B2 (ja) * | 1991-04-05 | 2000-10-16 | ヤマハ株式会社 | 集積回路の多層配線構造 |
| JPH05275540A (ja) * | 1992-03-28 | 1993-10-22 | Yamaha Corp | 集積回路装置 |
| KR960001176B1 (ko) * | 1992-12-02 | 1996-01-19 | 현대전자산업주식회사 | 반도체 접속장치 및 그 제조방법 |
| JP2555964B2 (ja) * | 1993-12-10 | 1996-11-20 | 日本電気株式会社 | アライメント精度調査パターン |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155148A (ja) * | 1983-02-24 | 1984-09-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01308051A (ja) * | 1988-06-06 | 1989-12-12 | Fujitsu Ltd | 半導体装置の内部配線構造 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2125587C3 (de) * | 1971-05-24 | 1974-08-15 | Knapsack Ag, 5033 Huerth-Knapsack | Verfahren zur Herstellung von Hypophosphiten |
| US4507852A (en) * | 1983-09-12 | 1985-04-02 | Rockwell International Corporation | Method for making a reliable ohmic contact between two layers of integrated circuit metallizations |
| JPH0719841B2 (ja) * | 1987-10-02 | 1995-03-06 | 株式会社東芝 | 半導体装置 |
| JPH038359A (ja) * | 1989-06-06 | 1991-01-16 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1990
- 1990-06-07 JP JP2147489A patent/JPH088301B2/ja not_active Expired - Fee Related
-
1991
- 1991-06-06 US US07/711,144 patent/US5184205A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155148A (ja) * | 1983-02-24 | 1984-09-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01308051A (ja) * | 1988-06-06 | 1989-12-12 | Fujitsu Ltd | 半導体装置の内部配線構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5184205A (en) | 1993-02-02 |
| JPH088301B2 (ja) | 1996-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0766205A (ja) | 集積回路の金属化方法 | |
| JPH06104341A (ja) | 半導体集積回路およびその製造方法 | |
| JPH0442951A (ja) | 半導体装置の製造方法 | |
| KR19990072349A (ko) | 금속-실리콘접촉장벽박막용의평탄한계면을제조하기위한방법 | |
| KR940001504B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPH07176532A (ja) | タングステン形成プロセス | |
| JPH09237830A (ja) | 半導体装置の製造方法 | |
| JP2892432B2 (ja) | 半導体装置の製造方法 | |
| JPH01270333A (ja) | 半導体装置の製造方法 | |
| JP3085745B2 (ja) | 半導体装置の製造方法 | |
| JP3321896B2 (ja) | Ａｌ系材料形成方法、Ａｌ系配線構造、半導体装置の製造方法、及び半導体装置 | |
| JP2890419B2 (ja) | 半導体集積回路の製造方法 | |
| KR0156122B1 (ko) | 반도체장치의 제조방법 | |
| KR970000445Y1 (ko) | 반도체장치 | |
| JPS58169938A (ja) | 半導体装置の製造方法 | |
| JP3116432B2 (ja) | 半導体装置の製造方法 | |
| JPS62264644A (ja) | 半導体装置およびその製造方法 | |
| JPH04120757A (ja) | 配線の形成方法 | |
| JPS59189657A (ja) | 半導体装置の製造方法 | |
| JPH0334319A (ja) | 半導体装置の製造方法 | |
| JPH01238043A (ja) | 配線形成方法 | |
| JP2000277522A (ja) | 半導体装置とその製造方法 | |
| JPH11233629A (ja) | 半導体装置の製造方法 | |
| JPS63237548A (ja) | 半導体装置の製造方法 | |
| JPH08213395A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |