JPS59155148A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS59155148A JPS59155148A JP2972283A JP2972283A JPS59155148A JP S59155148 A JPS59155148 A JP S59155148A JP 2972283 A JP2972283 A JP 2972283A JP 2972283 A JP2972283 A JP 2972283A JP S59155148 A JPS59155148 A JP S59155148A
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- JP
- Japan
- Prior art keywords
- wiring layer
- contact hole
- wiring
- semiconductor device
- pattern
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に多層配線構
造の半導体装置の配線の接続方法に係る。
造の半導体装置の配線の接続方法に係る。
従来の多層配線構成の半導体装置の製造方法を第１図（
ａ）及び（ｂ）を参照して説明する。
ａ）及び（ｂ）を参照して説明する。
まず、半導体基板１表面にフィールド酸化膜２を形成し
、このフィールド酸化膜２により囲まれた図示しない素
子領域に素子を形成した後、全面Ｋ例えばＵ膜を蒸着し
、パターニングして第１の配線層３を形成する。次に、
全面に例えばＣＶＤ酸化膜４を堆積した後、コンタクト
ホール５を開孔する。つづいて、全面に例えばＡｔｍを
蒸着した後、バターニングして前記コンタクトホール５
を介して前記第１の配線層３と接続する第２の配線層６
を形成する。
、このフィールド酸化膜２により囲まれた図示しない素
子領域に素子を形成した後、全面Ｋ例えばＵ膜を蒸着し
、パターニングして第１の配線層３を形成する。次に、
全面に例えばＣＶＤ酸化膜４を堆積した後、コンタクト
ホール５を開孔する。つづいて、全面に例えばＡｔｍを
蒸着した後、バターニングして前記コンタクトホール５
を介して前記第１の配線層３と接続する第２の配線層６
を形成する。
なお、上述した方法により多層配線構造の半導体装置を
製造しようとすると、コンタクトホール５を開孔した後
、第２の配線層６を形成する前に、エッチャント等の影
響でＡｔからなる第１の配線層３の表面が酸化されて形
成されたＡｔ２０．その他の予期しない化合物が残存し
、第１の配線層３と第２の配線層６との接触抵抗が大き
くなるおそれがあるので、これを防ぐために第２図（ａ
）〜（ｃ）に示すような方法も採用されている。
製造しようとすると、コンタクトホール５を開孔した後
、第２の配線層６を形成する前に、エッチャント等の影
響でＡｔからなる第１の配線層３の表面が酸化されて形
成されたＡｔ２０．その他の予期しない化合物が残存し
、第１の配線層３と第２の配線層６との接触抵抗が大き
くなるおそれがあるので、これを防ぐために第２図（ａ
）〜（ｃ）に示すような方法も採用されている。
まず、半導体基板１表面のフィールド酸化膜２上に例え
ばＡｔからなる第１の配線層３を形成した後、全面に例
えば単結晶もしくは多結晶シリコン膜又は金属シリサイ
ド膜を堆積し、パターニングして酸化に対する保護膜パ
ターン７を形成する。次に、全面に例えばＣＶＤ酸化膜
４を堆積する（同図（ａ）図示）。
ばＡｔからなる第１の配線層３を形成した後、全面に例
えば単結晶もしくは多結晶シリコン膜又は金属シリサイ
ド膜を堆積し、パターニングして酸化に対する保護膜パ
ターン７を形成する。次に、全面に例えばＣＶＤ酸化膜
４を堆積する（同図（ａ）図示）。
次いで、ＣＶＤ酸化膜４及び保膜膜パタ・−ン７の一部
を順次選択的にエツチングしてコンタクトホール５を開
孔する（同図（ｂ）図示）。この際、第１の配線層３の
コンタクト部の表面νま保護膜パターン７により覆われ
ていたので、保護膜パターン７をエツチングすれば、第
１の配線層３上に予期しない化合物が残存することはな
い０ つづいて、全面に例えばＡｔ膜を蒸着した後、パターニ
ングして前記ｌｓ１の配線層３と接続する第２の配線層
６を形成する（同図（Ｃ）図示）０なお、上記保護膜パ
ターン７は絶縁膜からなるものでもよい。
を順次選択的にエツチングしてコンタクトホール５を開
孔する（同図（ｂ）図示）。この際、第１の配線層３の
コンタクト部の表面νま保護膜パターン７により覆われ
ていたので、保護膜パターン７をエツチングすれば、第
１の配線層３上に予期しない化合物が残存することはな
い０ つづいて、全面に例えばＡｔ膜を蒸着した後、パターニ
ングして前記ｌｓ１の配線層３と接続する第２の配線層
６を形成する（同図（Ｃ）図示）０なお、上記保護膜パ
ターン７は絶縁膜からなるものでもよい。
ところで、上述した２つの製造方法のいずれにおいても
、第１の配線層３の形成時に不良、例えばＭ蒸着の際の
被覆状態（ステップカッ（レージ）の不良あるいはパタ
ーニングの際の配線層の切断（以下、オープン不良とい
う）や隣りあう配線層相互間の接触（以下、ショート不
良という）が生じた場合には、第１の配線層１３を塩酸
、過酸化水素及び水の混合液に工り溶解させ、再度Ｍ膜
の蒸着及びパターニングを行なうことが多々ある。
、第１の配線層３の形成時に不良、例えばＭ蒸着の際の
被覆状態（ステップカッ（レージ）の不良あるいはパタ
ーニングの際の配線層の切断（以下、オープン不良とい
う）や隣りあう配線層相互間の接触（以下、ショート不
良という）が生じた場合には、第１の配線層１３を塩酸
、過酸化水素及び水の混合液に工り溶解させ、再度Ｍ膜
の蒸着及びパターニングを行なうことが多々ある。
しかしながら、第２の配線層６について上述したような
種々の不良が生じた場合、第２の配線層６を形成しなお
すために第２の配線層６を溶解しようとすると、第３図
に示す如く、その下の第１の配線層３も同時に溶解され
、第１の配線層３のパターンを再現することが不可能と
なる。したがって、こうした第２の配線層６の再形成は
行なうことができず、不良率が高い原因となっている。
種々の不良が生じた場合、第２の配線層６を形成しなお
すために第２の配線層６を溶解しようとすると、第３図
に示す如く、その下の第１の配線層３も同時に溶解され
、第１の配線層３のパターンを再現することが不可能と
なる。したがって、こうした第２の配線層６の再形成は
行なうことができず、不良率が高い原因となっている。
そこで、第２の配線層６のオーブン不良やショート不良
を防止し、不良率を低下させるために、第１図＜ａ）に
示す第２の配線層６０幅り、を第１の配線層３の幅り、
エリ大きくするとともに隣り合う第２の配線層６相互間
の距離も大きくするという対策がなされているが、素子
の微細化が進んでいる現状では不良率を低下させるのに
有効であるとはいえない。
を防止し、不良率を低下させるために、第１図＜ａ）に
示す第２の配線層６０幅り、を第１の配線層３の幅り、
エリ大きくするとともに隣り合う第２の配線層６相互間
の距離も大きくするという対策がなされているが、素子
の微細化が進んでいる現状では不良率を低下させるのに
有効であるとはいえない。
本発明は上記事情に鑑みてなされたものであり、第２の
配線層に不良が生じた場合に、この第２の配線層を形成
しなおすことができるようにし、不良率を低下して歩留
りを向上し得る半導体装置の製造方法を提供しようとす
るものである。
配線層に不良が生じた場合に、この第２の配線層を形成
しなおすことができるようにし、不良率を低下して歩留
りを向上し得る半導体装置の製造方法を提供しようとす
るものである。
本発明の半導体装置の製造方法は第１の配線層と第２の
配線層とを接続するためのコンタクトホール部ニ、コン
タクトホールより寸法が大きく、前記第１及び第２の配
線層に対して選択エツチング性を有する導体層パターン
を形成することを骨子とするものである。
配線層とを接続するためのコンタクトホール部ニ、コン
タクトホールより寸法が大きく、前記第１及び第２の配
線層に対して選択エツチング性を有する導体層パターン
を形成することを骨子とするものである。
このようにコンタクトホールより寸法が大きく、第１及
び第２の配線層に対して選択エツチング性を有する導体
層パターンを形成することにより、第２の配線層に不良
が生じても形成しなおすことができ、不良率を低下する
ことができる。
び第２の配線層に対して選択エツチング性を有する導体
層パターンを形成することにより、第２の配線層に不良
が生じても形成しなおすことができ、不良率を低下する
ことができる。
以下、本発明の実施例を第４図（ａ）、（ｂ）、第５図
及び第６図を参照して説明する。
及び第６図を参照して説明する。
まず、半導体基板１１表面にフィールド酸化膜１２を形
成し、このフィールド酸化膜１２により囲まれた図示し
ない素子領域に素子を形成した後、全面にＭ膜を蒸着し
、パターニングして第１の配線層１３を形成した。次に
、全面にＣＶＤ酸化膜１４を堆積した（第４図（ａ）図
示）Ｃつづいて、ＣＶＤ酸化膜１４にコンタクトホール
１５を開孔した後、全面に不純物ドープ多結晶シリコン
膜を堆積し、パターニングして前記コンタクトホール１
５を介して前記第１の配線層１３と接続する多結晶シリ
コン膜パターン１６を形成した。この多結晶シリコン膜
パターン１６は第５図に示す如く、その各辺の長さＷ、
がコンタクトホール１５の各辺の長さＷ。
成し、このフィールド酸化膜１２により囲まれた図示し
ない素子領域に素子を形成した後、全面にＭ膜を蒸着し
、パターニングして第１の配線層１３を形成した。次に
、全面にＣＶＤ酸化膜１４を堆積した（第４図（ａ）図
示）Ｃつづいて、ＣＶＤ酸化膜１４にコンタクトホール
１５を開孔した後、全面に不純物ドープ多結晶シリコン
膜を堆積し、パターニングして前記コンタクトホール１
５を介して前記第１の配線層１３と接続する多結晶シリ
コン膜パターン１６を形成した。この多結晶シリコン膜
パターン１６は第５図に示す如く、その各辺の長さＷ、
がコンタクトホール１５の各辺の長さＷ。
よりも長く、コンタクトホール１５よりも寸法が大きい
。つづいて、全面にＡ／＝膜を蒸着した後、パターニン
グして前記多結晶シリコン膜パターン１６と接続する第
２の配線層１７を形成し、多層′配線構造の半導体装置
を製造した（第４図（ｂ）図示）。
。つづいて、全面にＡ／＝膜を蒸着した後、パターニン
グして前記多結晶シリコン膜パターン１６と接続する第
２の配線層１７を形成し、多層′配線構造の半導体装置
を製造した（第４図（ｂ）図示）。
しかして、上記方法によれば第４図（ｂ）図示の工程で
Ｍからなる第１の配線層１３とＭからなる第２の配線層
１２との間に、これらに対して選択エツチング性を有し
、かつコンタクトホール１５よりも寸法の大きい多結晶
シリコン膜パターン１６が形成されるので、第２の配線
層１７に不良が生じた場合には、第６図に示す如く多結
晶シリコン膜パターン１６がエツチングに対するバリア
となり、第１の配線層１３を溶解することなく、第２の
配線層１７のみを溶解して除去することができる。した
がって、第２の配線層１７を形成しなおすことにエリ不
良を解消することができ、不良率を大福に低減し、歩留
りを向上することができる。
Ｍからなる第１の配線層１３とＭからなる第２の配線層
１２との間に、これらに対して選択エツチング性を有し
、かつコンタクトホール１５よりも寸法の大きい多結晶
シリコン膜パターン１６が形成されるので、第２の配線
層１７に不良が生じた場合には、第６図に示す如く多結
晶シリコン膜パターン１６がエツチングに対するバリア
となり、第１の配線層１３を溶解することなく、第２の
配線層１７のみを溶解して除去することができる。した
がって、第２の配線層１７を形成しなおすことにエリ不
良を解消することができ、不良率を大福に低減し、歩留
りを向上することができる。
なお、上記実施例の方法に限らず、第７図（＆）。
（ｂ）に示す如く、第４図（ａ）の工程に対応する工程
で、第１の配線層１３を形成した後、この第１の配線層
１３上に多結晶シリコン膜パターン１８を形成し、次い
でこの多結晶シリコン膜ノくターン１８より寸法の小さ
いコンタクトホール１５を開孔し、更に第２の配線層１
７を形成する方法でもよい。
で、第１の配線層１３を形成した後、この第１の配線層
１３上に多結晶シリコン膜パターン１８を形成し、次い
でこの多結晶シリコン膜ノくターン１８より寸法の小さ
いコンタクトホール１５を開孔し、更に第２の配線層１
７を形成する方法でもよい。
この方法でも第８図に示す如く、第２の配線層１７に不
良が生じた場合でも、第２の配線層１７のみを溶解し、
形成しなおすことができる。
良が生じた場合でも、第２の配線層１７のみを溶解し、
形成しなおすことができる。
また、第１及び第２の配線層１３．１７としては１記実
施例で用いたＭに限らず、アルミニウムシリコン等のア
ルミニウム合金でもよく、両者は同一でも異なっていて
もよい０また、これら配線層間に形成される導体層パタ
ーンは上記実施例で用いた多結晶シリコンに限らず、白
金、モリブデン、タングステ−ン等のアルミニウムを除
く金属あるいはモリブデンシリサイド等のアルミニウム
合金を除く合金でもよいが、第１及び第２の配線層との
密着性がよく、抵抗の小さいことが望ましい。
施例で用いたＭに限らず、アルミニウムシリコン等のア
ルミニウム合金でもよく、両者は同一でも異なっていて
もよい０また、これら配線層間に形成される導体層パタ
ーンは上記実施例で用いた多結晶シリコンに限らず、白
金、モリブデン、タングステ−ン等のアルミニウムを除
く金属あるいはモリブデンシリサイド等のアルミニウム
合金を除く合金でもよいが、第１及び第２の配線層との
密着性がよく、抵抗の小さいことが望ましい。
更に、上記実施例では半導体基板上の第１層と第２層の
配線層間について説明したが、本発明方法は３層以上の
配線層を有する半導体装置における各配線層間の接続に
も同様に適用できることは勿論である。
配線層間について説明したが、本発明方法は３層以上の
配線層を有する半導体装置における各配線層間の接続に
も同様に適用できることは勿論である。
以上詳述した如く、本発明によれば配線層の不良を大幅
に低減し、歩留りを向上し得る半導体装置の製造方法を
提供できるものである。
に低減し、歩留りを向上し得る半導体装置の製造方法を
提供できるものである。
第１図（ａ）は従来の多層配線構造の半導体装置の平面
図、同図（ｂ）は同図（ａ）のＢ−Ｂ線に沿う断面図、
第２図（ａ）〜（Ｃ）は従来の他の多層配線構造の半導
体装置の製造方法を示す断面図、第３図は従来の半導体
装置において第２の配線層を溶解した状態を示す断面図
、第４図（ａ）及び（ｂ）は本発明の実施例におけろ多
層配線構造の半導体装置の製造方法を示す断面図、第５
図は同半導体装置の平面図、第６図は同半導体装置の第
２の配線層を溶解した状態を示す断面図、第７図（ａ）
は本発明の他の実施例における方法にエリ製造された半
導体装置の平面図、同図（ｂ）は同図（ａ）のＢ−Ｂ線
に沿う断面図、第８図は同半導体装慣の第２の配線層を
溶解した状態を示す断面図である。 １１・・・半導体基板、１２・・・フィールド酸化膜１
３・・・第１の配線層、１４・・・ＣＶＤ酸化膜、１５
・・・コンタクトホール、１６．１８・・・多結晶シリ
コン膜パターン、１７・・・第２の配線層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 第５図
図、同図（ｂ）は同図（ａ）のＢ−Ｂ線に沿う断面図、
第２図（ａ）〜（Ｃ）は従来の他の多層配線構造の半導
体装置の製造方法を示す断面図、第３図は従来の半導体
装置において第２の配線層を溶解した状態を示す断面図
、第４図（ａ）及び（ｂ）は本発明の実施例におけろ多
層配線構造の半導体装置の製造方法を示す断面図、第５
図は同半導体装置の平面図、第６図は同半導体装置の第
２の配線層を溶解した状態を示す断面図、第７図（ａ）
は本発明の他の実施例における方法にエリ製造された半
導体装置の平面図、同図（ｂ）は同図（ａ）のＢ−Ｂ線
に沿う断面図、第８図は同半導体装慣の第２の配線層を
溶解した状態を示す断面図である。 １１・・・半導体基板、１２・・・フィールド酸化膜１
３・・・第１の配線層、１４・・・ＣＶＤ酸化膜、１５
・・・コンタクトホール、１６．１８・・・多結晶シリ
コン膜パターン、１７・・・第２の配線層。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第３図 第４図 第５図
Claims (3)
- （１）素子が形成された半導体基板上に第１の絶縁膜を
介して第１の配線層を形成する工程と、全面に第２の絶
縁膜を堆積し、コンタクトホールを開孔し、このコンタ
クトホール部に該コンタクトホールエリ寸法が大きく、
第１の配線層及び後記する第２の配線層に対して選択エ
ツチング性を有する導体層ノくターンを形成する工程と
、前記第２の絶縁膜上に該導体層パターンと接続する第
２の配線層を形成する工程とを具備したことを特徴とす
る半導体装置の製造方法。 - （２）第１及び第２の配線層が同−又は異なる配線材料
からなることを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。 - （３） 第１及び第２の配線層がアルミニウム又はア
ルミニウム合金からなり、導体層パターンが多結晶シリ
コン、アルミニウムを除く金属又はアルミニウム合金を
除く金属シリサイドからなることを特徴とする特許請求
の範囲第１項又は第２項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2972283A JPS59155148A (ja) | 1983-02-24 | 1983-02-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2972283A JPS59155148A (ja) | 1983-02-24 | 1983-02-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59155148A true JPS59155148A (ja) | 1984-09-04 |
Family
ID=12283999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2972283A Pending JPS59155148A (ja) | 1983-02-24 | 1983-02-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59155148A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442951A (ja) * | 1990-06-07 | 1992-02-13 | Toshiba Corp | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149990A (en) * | 1976-06-09 | 1977-12-13 | Hitachi Ltd | Production of multilayer wirings |
-
1983
- 1983-02-24 JP JP2972283A patent/JPS59155148A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149990A (en) * | 1976-06-09 | 1977-12-13 | Hitachi Ltd | Production of multilayer wirings |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0442951A (ja) * | 1990-06-07 | 1992-02-13 | Toshiba Corp | 半導体装置の製造方法 |
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