JPS6189657A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明はｒｃ、ＬＳＩ等の半導体装置およびその製造
方法に関するものであり、特に高密度集積回路の小型化
実装に有用な技術を提供するものである。
方法に関するものであり、特に高密度集積回路の小型化
実装に有用な技術を提供するものである。
従来例の構成とその問題点
システム機器の小型化、高速度化の要求に伴ない、その
主構成要素である半導体集積回路（以下ＬＳＩと呼称す
る）の高集積度化、高密度化は急速に進展しており、同
時にＬＳＩ素子を実装するバフケージング法も小型化を
進めるべく、種々の小型高密度実装方式が提案されてい
る。
主構成要素である半導体集積回路（以下ＬＳＩと呼称す
る）の高集積度化、高密度化は急速に進展しており、同
時にＬＳＩ素子を実装するバフケージング法も小型化を
進めるべく、種々の小型高密度実装方式が提案されてい
る。
例えばワイヤレスボンディング法としては、第１）図（
Ａ）に示すようなフリップチップ法および第１）図（Ｂ
）に示すようなテープキャリア法などがある。
Ａ）に示すようなフリップチップ法および第１）図（Ｂ
）に示すようなテープキャリア法などがある。
これらの方法は、第１）図のように半導体素子１ （以
下単にチップと略称する）に半田または金等によるバン
プ２を形成し、同バンプ２を基板３上の配線パターン導
体４またはフィルム基材５に形成したリード導体６と接
続した後、気密封止もしくは樹脂封止により、チップｌ
を機械的にまたは環境的に保護する構成である。
下単にチップと略称する）に半田または金等によるバン
プ２を形成し、同バンプ２を基板３上の配線パターン導
体４またはフィルム基材５に形成したリード導体６と接
続した後、気密封止もしくは樹脂封止により、チップｌ
を機械的にまたは環境的に保護する構成である。
また、実装密度の向上を図るには、フリノプチフプの場
合では同一基板上に複数個のチップを二次元的に配置す
れば、従来のワイヤレスボンディング法に比較して実装
ｆＪＪ率は向上する特徴を有しているが、配置が二次元
的となるために両度がある。
合では同一基板上に複数個のチップを二次元的に配置す
れば、従来のワイヤレスボンディング法に比較して実装
ｆＪＪ率は向上する特徴を有しているが、配置が二次元
的となるために両度がある。
さらに、チップの保護、特に水分等の影響に対する保護
は、気密封止の場合はその性質上十分な効果が得られる
が、樹脂モールドの場合には一般のプラスチックモール
ドＩＣと同様にチップ自体に強固な保護膜、いわゆるパ
フシヘーション膜を形成する必要がある。
は、気密封止の場合はその性質上十分な効果が得られる
が、樹脂モールドの場合には一般のプラスチックモール
ドＩＣと同様にチップ自体に強固な保護膜、いわゆるパ
フシヘーション膜を形成する必要がある。
発明の目的
この発明は、小型化実装に有用なフリップチップ法また
はテープキャリア法による高密度化実装を企画するとと
もに、耐環境性の良好な、すなわち高信頼性を有する半
導体装置およびその製造方法を提供することを目的とす
る。
はテープキャリア法による高密度化実装を企画するとと
もに、耐環境性の良好な、すなわち高信頼性を有する半
導体装置およびその製造方法を提供することを目的とす
る。
発明の構成
この発明は、高密度高信頼度実装を実現するために、主
ＬＳＩチップ主面上に外部導体接続用゛電極バンプを形
成するに際し、主ＬＳＩチップの機能素子領域を取り囲
んだ形状の障壁伏バンプ（以下ごれを方形バンプと仮称
する）を前記外部導体接続用電極バンプと同じ組成の素
材により形成する。
ＬＳＩチップ主面上に外部導体接続用゛電極バンプを形
成するに際し、主ＬＳＩチップの機能素子領域を取り囲
んだ形状の障壁伏バンプ（以下ごれを方形バンプと仮称
する）を前記外部導体接続用電極バンプと同じ組成の素
材により形成する。
また、上記主ＬＳＩチップより少なくとも２辺の寸法形
状が小さなサブチップの主面を主ＬＳＩチップで主面に
対向して前記方形バンプ上に載置し、主ＬＳＩチップの
バンプに対するリード電極の接続工程等の熱処理プロセ
スにおいて、同時にサブチップを主ＬＳＩチップに対し
方形バンプ邪により接続し、主ＬＳＩチップ主面上の機
能素子領域を気密封着する構成のものである。
状が小さなサブチップの主面を主ＬＳＩチップで主面に
対向して前記方形バンプ上に載置し、主ＬＳＩチップの
バンプに対するリード電極の接続工程等の熱処理プロセ
スにおいて、同時にサブチップを主ＬＳＩチップに対し
方形バンプ邪により接続し、主ＬＳＩチップ主面上の機
能素子領域を気密封着する構成のものである。
また、サブチップは、その主面に金属配線パターンをを
する場合もしくは主ＬＳＩチップ同様に主面に機能素子
領域を有する場合は、主チップの方形バンプの内側に相
互接続電極バンプ群を前述の場合と同様に同時に形成し
、相互接続電極バンプ群に対向するサブチップの部位に
は主チップとの電気的接続層を形成し、気密１）止を行
なう際に主チップとサブチップの電気的結合を行なわせ
る構成である。
する場合もしくは主ＬＳＩチップ同様に主面に機能素子
領域を有する場合は、主チップの方形バンプの内側に相
互接続電極バンプ群を前述の場合と同様に同時に形成し
、相互接続電極バンプ群に対向するサブチップの部位に
は主チップとの電気的接続層を形成し、気密１）止を行
なう際に主チップとサブチップの電気的結合を行なわせ
る構成である。
実施例の説明
以下、この発明の第１の実施例を図面に従って詳述する
。
。
第２図（Ａ）はこの発明の第１の実施例における主チッ
プの主面を示す平面図、第２図（Ｂ）はサブチップの主
面を示す平面図である。
プの主面を示す平面図、第２図（Ｂ）はサブチップの主
面を示す平面図である。
主チツプ基板７およびサブチップ基板８の主面にはそれ
ぞれ半導体装置としての機能素子領域９゜ｌＯがあり、
機能素子領域９．ＩＯの外周域には相互接続用電極群１
）．１２が設けてあり、機能素子領域９．１０は必要に
応じてそれぞれＡｅ。
ぞれ半導体装置としての機能素子領域９゜ｌＯがあり、
機能素子領域９．ＩＯの外周域には相互接続用電極群１
）．１２が設けてあり、機能素子領域９．１０は必要に
応じてそれぞれＡｅ。
Ｍｏ等の金属配線パターン（図示せず）により電気的結
合されている。 ゛ また、主チップ７の周縁近ｉには、外部導体接続用電極
パッド群１３を構成し、相互接続用電極群１）とは、例
えば第３図のように保護１！１ＩＪｉ１４下で配線パタ
ーン１５によりそれぞれ電気的に粘合しである。
合されている。 ゛ また、主チップ７の周縁近ｉには、外部導体接続用電極
パッド群１３を構成し、相互接続用電極群１）とは、例
えば第３図のように保護１！１ＩＪｉ１４下で配線パタ
ーン１５によりそれぞれ電気的に粘合しである。
以上のような基本構成を有する主チップ７とサブチップ
８の相互間の電気的機械的結合は、いわゆるフリ、ブチ
ツブ方式を用いて行なっている。
８の相互間の電気的機械的結合は、いわゆるフリ、ブチ
ツブ方式を用いて行なっている。
主チップ７およびサブチップ８ともに電極配線パターン
の形成および表面保護膜形成のプロセスは、通常の半導
体装置製造ウヱハープロセスと同じ工程により形成し、
以降のバンプ形成プロセスが附加されることになる。
の形成および表面保護膜形成のプロセスは、通常の半導
体装置製造ウヱハープロセスと同じ工程により形成し、
以降のバンプ形成プロセスが附加されることになる。
すなわち、主チップ７は、第３図のように相互接続用電
極群１）および外部電極接続用電極パッド群ｚ３の部位
において表面保護膜１４に開孔処理を施し、電極金属層
を露呈させ、同部位に対し第４図のようにそれぞれ相互
接続バンプ１６および電極バンプ１７を形成する。
極群１）および外部電極接続用電極パッド群ｚ３の部位
において表面保護膜１４に開孔処理を施し、電極金属層
を露呈させ、同部位に対し第４図のようにそれぞれ相互
接続バンプ１６および電極バンプ１７を形成する。
これらのバンプの構造および形成法を第５図により詳述
する。
する。
電極金属層材料１５（例えばアルミニウム）と保護膜材
料１４（υ１）えばＳｉ’０２．ＳｉＮ膜）の両者に対
し接着性の良好な全屈材料、Ｔｉ、Ｃｒ。
料１４（υ１）えばＳｉ’０２．ＳｉＮ膜）の両者に対
し接着性の良好な全屈材料、Ｔｉ、Ｃｒ。
Ｎｉ−Ｃｒ等からなる接着ｒｉｆ＋８を第１屓とし、第
２層としてＰｔ、Ｐｄ、Ｎｉ、Ｒｈ、Ｃｕ等からなるバ
ンプ金属と電極金属材料（Ａ１等）との反応の抑制する
バリア金属屑１９を積層形成する。
２層としてＰｔ、Ｐｄ、Ｎｉ、Ｒｈ、Ｃｕ等からなるバ
ンプ金属と電極金属材料（Ａ１等）との反応の抑制する
バリア金属屑１９を積層形成する。
しかる後、第３ｒｆｉとしてバンプ主材となる５ｎ−ｐ
ｂ、Ｓｎ−Ａｇ等の半田合金層２０を１０μｍ〜数１０
μｍの厚さに積層した後、第５図の断面形状に示すよう
に、相互接続用電極群１）および外部電極接続用電極パ
ッド群１３に上記の積層金属が選択的に残置するように
ホトエツチング処理を施こして余剰部の積層金属層を除
去する。この時のホトエツチングプロセスにより、同時
に第４図および第５図の断面図ならびに第２図（Ａ）の
平面図で示す主チップ７の主面の機能素子領域９と相互
接続電極部１）とを包囲した形状に、前記積層金属層を
残置さ−Ｕ、同部位を封止金属部ずなわち方形バンプ２
１として同一主面上に形成する。
ｂ、Ｓｎ−Ａｇ等の半田合金層２０を１０μｍ〜数１０
μｍの厚さに積層した後、第５図の断面形状に示すよう
に、相互接続用電極群１）および外部電極接続用電極パ
ッド群１３に上記の積層金属が選択的に残置するように
ホトエツチング処理を施こして余剰部の積層金属層を除
去する。この時のホトエツチングプロセスにより、同時
に第４図および第５図の断面図ならびに第２図（Ａ）の
平面図で示す主チップ７の主面の機能素子領域９と相互
接続電極部１）とを包囲した形状に、前記積層金属層を
残置さ−Ｕ、同部位を封止金属部ずなわち方形バンプ２
１として同一主面上に形成する。
こうして主デツプ７の主面上には、第２図の平面図およ
び第５図の局部断面図に示すように、１０μｍ−数ｌＯ
μｍの高さを有する全屈突起部、ずなわら外部電極接続
用電極バッド群１３上には電極バンプ１７を、相互接続
電極群１）上には接続バンプ１６を、また相互接続バン
プ１６の外側の表面保護膜１４上には方形バンプ２１を
それぞれ構成する。
び第５図の局部断面図に示すように、１０μｍ−数ｌＯ
μｍの高さを有する全屈突起部、ずなわら外部電極接続
用電極バッド群１３上には電極バンプ１７を、相互接続
電極群１）上には接続バンプ１６を、また相互接続バン
プ１６の外側の表面保護膜１４上には方形バンプ２１を
それぞれ構成する。
なお、上述の説明では、第１層〜第３層の金属層を主チ
ップ基Ｆｉ？上に全面積層した後、ホトエツチングプロ
セスで不要金属積層部を選択除去することにより、それ
ぞれのバンプを形成する例で説明したが、他の方法とし
て第１４．第２層のみを積層し、同積層金属を上記の場
合と同様に必要部位のみ選択的残存させ、同残存積層部
上に第３層（半田合金層）を選択積層することによりバ
ンプを形成する方法を用いても良い。
ップ基Ｆｉ？上に全面積層した後、ホトエツチングプロ
セスで不要金属積層部を選択除去することにより、それ
ぞれのバンプを形成する例で説明したが、他の方法とし
て第１４．第２層のみを積層し、同積層金属を上記の場
合と同様に必要部位のみ選択的残存させ、同残存積層部
上に第３層（半田合金層）を選択積層することによりバ
ンプを形成する方法を用いても良い。
つぎに、サブチップ８は、第２図（Ｂ）の平面図および
第６図の局部断面図に示すように、同チップの機能素子
領域ｌＯの外周域には、主チップ７の主面上にサブチッ
プ８の主面部位を重ねて設置した際に、主チップ７の相
互接続電極群１）に相り１する部位には、接着層１８．
バリア金属層１９および／８ｆ層２３を積層してなる被
接続電り部１２を選択形成し、また主チップ７の方形バ
ンプ２１に対応する部位、才なわら被封止接合部位２２
には、それぞれ接着層１８．バリア金属層１９および溶
着層２３をＭｔ層選択形成する。
第６図の局部断面図に示すように、同チップの機能素子
領域ｌＯの外周域には、主チップ７の主面上にサブチッ
プ８の主面部位を重ねて設置した際に、主チップ７の相
互接続電極群１）に相り１する部位には、接着層１８．
バリア金属層１９および／８ｆ層２３を積層してなる被
接続電り部１２を選択形成し、また主チップ７の方形バ
ンプ２１に対応する部位、才なわら被封止接合部位２２
には、それぞれ接着層１８．バリア金属層１９および溶
着層２３をＭｔ層選択形成する。
なお、溶着Ｎ２３は、主チツプ７上に形成したバンプ素
材である半田合金の組成によって附加の有無が決定され
るもので、サブチップのバリア金属１ｉｊ１９上に例え
ばＡｕ、Ａｇ、３ｕなどの半田合金との濡れ性の良い金
属が用いられる。
材である半田合金の組成によって附加の有無が決定され
るもので、サブチップのバリア金属１ｉｊ１９上に例え
ばＡｕ、Ａｇ、３ｕなどの半田合金との濡れ性の良い金
属が用いられる。
上記のように構成したサブチップ８を第１図のように主
チツプ７の主面上の定位置に主面を対向させて載置し、
半田合金の熔融温度より若干高い温度で熱処理を施こす
、この熱処理により、主チップ７上の接続用パン１）６
および方形バンプ２１はそれぞれサブチップ８の被接続
電極部１２および被封止接合部位２２ｉ溶融接合し、主
チップ７の機能素子領域９とサブチップ８の機能素子領
域ｌＯの相互間の電気的な接続が得られるとともに、方
形バンプ２１の溶着のため、それぞれの機能素子領域９
．ｌＯは外気よりの気密封止がなされる。
チツプ７の主面上の定位置に主面を対向させて載置し、
半田合金の熔融温度より若干高い温度で熱処理を施こす
、この熱処理により、主チップ７上の接続用パン１）６
および方形バンプ２１はそれぞれサブチップ８の被接続
電極部１２および被封止接合部位２２ｉ溶融接合し、主
チップ７の機能素子領域９とサブチップ８の機能素子領
域ｌＯの相互間の電気的な接続が得られるとともに、方
形バンプ２１の溶着のため、それぞれの機能素子領域９
．ｌＯは外気よりの気密封止がなされる。
上記のように構成した主面上にサブチップ８を載置する
主チツプ７の外部電極リード接続は、通常のフリップチ
ップ実装法とほぼ同一である。すなわち、第７図（Ａ＞
のように、フリップチップ基板３の配線パターン導体４
に対し、電極バンプ１７を合致させて載置した後、同バ
ンプ素材である半田合金のりフロー処理により、フリ７
プチソプ基板３上に実装を行なう。
主チツプ７の外部電極リード接続は、通常のフリップチ
ップ実装法とほぼ同一である。すなわち、第７図（Ａ＞
のように、フリップチップ基板３の配線パターン導体４
に対し、電極バンプ１７を合致させて載置した後、同バ
ンプ素材である半田合金のりフロー処理により、フリ７
プチソプ基板３上に実装を行なう。
また、第７図（Ｂ）はテープキャリア実装例であり、フ
ィルム基板５のリード導体６に前述の電極バンプ１７を
合致させた後、ボンディング処理を施こしリード導体６
と電極バンプ１７とを溶着する。
ィルム基板５のリード導体６に前述の電極バンプ１７を
合致させた後、ボンディング処理を施こしリード導体６
と電極バンプ１７とを溶着する。
なお、フリップチップ基板３の配線パターン導体４また
はフィルム基Ｆｉ５のリード導体６と電極バンプ１７の
接続は方形バンプ２１とサブチップ８の溶着時に同時に
行うようにしてもよい。
はフィルム基Ｆｉ５のリード導体６と電極バンプ１７の
接続は方形バンプ２１とサブチップ８の溶着時に同時に
行うようにしてもよい。
この実施例は、半導体主チツプ８上に外部導体との接続
用の電極バンプ１７を形成する際に、同バンプ１７と同
じ組成の素材で機能素子領域９を包囲する形状の障壁状
の方形バンプ２１を形成し、障壁状の方形バンプ２１上
にサブチップ８を載置し、熱処理、例えば半田リフロー
処理を施こすことで外部電極の接続とともにサブチップ
８が障壁状の方形バンプ２１により主チツプ７上に融着
接合され、主チツプ７の機能素子領域９およびサブチッ
プ８の機能素子領域１０のいずれもが気密封止となり、
機能素子領域９．１０の保護が従来のバンプ形成プロセ
スと同し製造プロセスで容易に得ることができ、小型高
密度実装半導体装置の高信頼度化がなされる。
用の電極バンプ１７を形成する際に、同バンプ１７と同
じ組成の素材で機能素子領域９を包囲する形状の障壁状
の方形バンプ２１を形成し、障壁状の方形バンプ２１上
にサブチップ８を載置し、熱処理、例えば半田リフロー
処理を施こすことで外部電極の接続とともにサブチップ
８が障壁状の方形バンプ２１により主チツプ７上に融着
接合され、主チツプ７の機能素子領域９およびサブチッ
プ８の機能素子領域１０のいずれもが気密封止となり、
機能素子領域９．１０の保護が従来のバンプ形成プロセ
スと同し製造プロセスで容易に得ることができ、小型高
密度実装半導体装置の高信頼度化がなされる。
つぎに、この発明の第２の実施例を第８図および第９図
に基づいて説明する。前記第１の実施例主チップおよび
サブチップともにそれぞれ半導体装置としての機能素子
領域をチップ内に有する大規模集積回路装置（例えばＬ
ＳＩメモリ）の高信頼度、高集積度実装法の例を示した
が、梁積密度の比較的小さい半導体装置の場合、機能素
子領域を有するチップは主チップのみとし、サブチノプ
は導体配線パターンのみを持つもの、もしくはまったく
パターンを有さない溝底のものを用いることもある。
に基づいて説明する。前記第１の実施例主チップおよび
サブチップともにそれぞれ半導体装置としての機能素子
領域をチップ内に有する大規模集積回路装置（例えばＬ
ＳＩメモリ）の高信頼度、高集積度実装法の例を示した
が、梁積密度の比較的小さい半導体装置の場合、機能素
子領域を有するチップは主チップのみとし、サブチノプ
は導体配線パターンのみを持つもの、もしくはまったく
パターンを有さない溝底のものを用いることもある。
例えば主チツプ基板上での配線パターンは、その機能上
多層配線を必要とするが、パターン構成上多層配線の形
成が困難なチップ、あるいは主チツプ上の配線パターン
を一部変更することにより、主デツプの有する複数機能
の一部を選択的に使用する場合には、第８図および同図
の断面拡大図である第９図に示すようなサブチップ８１
の採用で、上述の機能的を容易に満足させるとともに、
第１の実施例の場合と同様に主チップの機能素子領域の
保護も兼ねることができる。
多層配線を必要とするが、パターン構成上多層配線の形
成が困難なチップ、あるいは主チツプ上の配線パターン
を一部変更することにより、主デツプの有する複数機能
の一部を選択的に使用する場合には、第８図および同図
の断面拡大図である第９図に示すようなサブチップ８１
の採用で、上述の機能的を容易に満足させるとともに、
第１の実施例の場合と同様に主チップの機能素子領域の
保護も兼ねることができる。
すなわち、本すブチフプ８１の主面には第８図のように
上記目的に適合した導体配線パターン２４を形成し、同
配線パターン２４はそれぞれ被接続電極部１２に結合し
てあり、さらに被接続電極部１２の外周域には被封止接
合部位２２が取り囲んだ構造であり、これらの部位は第
１の実施例の場合と同様に第９図（Ａ）のようにそれぞ
れ接着層１８、およびバリア金属１＋ｉ！ｉｌ ９およ
び／８着屓２３が選択的に形成しである。
上記目的に適合した導体配線パターン２４を形成し、同
配線パターン２４はそれぞれ被接続電極部１２に結合し
てあり、さらに被接続電極部１２の外周域には被封止接
合部位２２が取り囲んだ構造であり、これらの部位は第
１の実施例の場合と同様に第９図（Ａ）のようにそれぞ
れ接着層１８、およびバリア金属１＋ｉ！ｉｌ ９およ
び／８着屓２３が選択的に形成しである。
また第９図（Ｂ）は、サブチップ８１の主面に５ｉ０２
等の絶縁膜層１４を形成し、同すブチ。
等の絶縁膜層１４を形成し、同すブチ。
プ８１の周辺部には、主チップ８１の方形バンプ２２に
対応した部位に被封止接合層である接着層１８、バリア
金属層１９および溶着層２３を選択形成したものである
。
対応した部位に被封止接合層である接着層１８、バリア
金属層１９および溶着層２３を選択形成したものである
。
上記２例のサブチップ８１を用いて、第１の実施例の場
合と同様に主チツプ上の所定部位に載置した！＆熱処理
を施こすことにより、前者の例ではサブチップの導体配
線パターン２４と被接続電極部１２により、主チップの
所望電極相互間の結合が得られるとともに、方形バンプ
２２により機能素子領域の気密封止がなされる。また、
後者の例では主チップの機能素子領域が′１、サブチッ
プ８１および方形バンフ”２２により気密封止効果が保
持される。
合と同様に主チツプ上の所定部位に載置した！＆熱処理
を施こすことにより、前者の例ではサブチップの導体配
線パターン２４と被接続電極部１２により、主チップの
所望電極相互間の結合が得られるとともに、方形バンプ
２２により機能素子領域の気密封止がなされる。また、
後者の例では主チップの機能素子領域が′１、サブチッ
プ８１および方形バンフ”２２により気密封止効果が保
持される。
この発明の第３の実施例を第１０図に基づいて説明する
。第３の実施例は主チップの機能素子領域の保護を主眼
としたものであり、第１Ｏ図がこの実施例の断面図を示
している。
。第３の実施例は主チップの機能素子領域の保護を主眼
としたものであり、第１Ｏ図がこの実施例の断面図を示
している。
主チツプ７上の電極バンプ１７の形成時に、機能素子領
域９の外周域に方形バンプ２１を上述電極バンプ１７と
同じ組成素材により形成する。然・るのち、方形バンプ
２１上に同バンプ合金（例えば５ｎ−ｐｂ、Ｓｎ−Ａｇ
など）との濡れ性の良い金ｊｉＡｕ、Ａｇ、Ｎｉ、５ｎ
−Ｐｂなどのメッキ処理を施こした金属薄板、もしくは
メクライジング処理したセラミック薄板、あるいは上記
金属材料の薄板よりなる蓋体（サブチップ）２５を塔載
し、電極バンプ１７と外部接続リード（図示せず、例え
ばテープキャリアのインナーリード）時の熱処理工程に
より、同電極バンプ１７の溶融接続が得られるとともに
、蓋体２５は方形バンプ２１に溶融接着するため、同盃
体２５は主チップ７の機能素子領域９を封着することに
なり、同部位の気密封止がなされる。
域９の外周域に方形バンプ２１を上述電極バンプ１７と
同じ組成素材により形成する。然・るのち、方形バンプ
２１上に同バンプ合金（例えば５ｎ−ｐｂ、Ｓｎ−Ａｇ
など）との濡れ性の良い金ｊｉＡｕ、Ａｇ、Ｎｉ、５ｎ
−Ｐｂなどのメッキ処理を施こした金属薄板、もしくは
メクライジング処理したセラミック薄板、あるいは上記
金属材料の薄板よりなる蓋体（サブチップ）２５を塔載
し、電極バンプ１７と外部接続リード（図示せず、例え
ばテープキャリアのインナーリード）時の熱処理工程に
より、同電極バンプ１７の溶融接続が得られるとともに
、蓋体２５は方形バンプ２１に溶融接着するため、同盃
体２５は主チップ７の機能素子領域９を封着することに
なり、同部位の気密封止がなされる。
なお、１体２５のメッキ処理、あるいはメタラインング
処理は、方体全面に施こす以外に、方形バンプ上に塔載
した際に同部位と相対する部分シこのみ施こすだけでも
よい。
処理は、方体全面に施こす以外に、方形バンプ上に塔載
した際に同部位と相対する部分シこのみ施こすだけでも
よい。
発明の効果
第１の発明の半導体装置は、主チップの主面の外周縁部
に外部電極接続用電極バンプを形成するとともに電極バ
ンプの内側で機能素子領域を包囲するように主チップの
主面に障壁状バンプを形成し、この障壁状バンプにサブ
チップを載置して相互接着することにより主チップおよ
びサブチップの主面中央部分を気密封止したため、特別
な封止構造を必要とせずに気密封止を行うことができ、
したがって小型化および高信頼度化を達成できる。
に外部電極接続用電極バンプを形成するとともに電極バ
ンプの内側で機能素子領域を包囲するように主チップの
主面に障壁状バンプを形成し、この障壁状バンプにサブ
チップを載置して相互接着することにより主チップおよ
びサブチップの主面中央部分を気密封止したため、特別
な封止構造を必要とせずに気密封止を行うことができ、
したがって小型化および高信頼度化を達成できる。
また、第２の発明の半導体装置の製造方法によれば、障
壁状バンプ、外部電極接続用の電極バンプと同時に形成
することができるため、しかもサブチップと障壁伏バン
プとの接合も熱融着により行うため、気密封止のために
製造工程が複雑になることもない。
壁状バンプ、外部電極接続用の電極バンプと同時に形成
することができるため、しかもサブチップと障壁伏バン
プとの接合も熱融着により行うため、気密封止のために
製造工程が複雑になることもない。
また、第３の発明の半導体装置の製造方法によれば、外
部導体と電極バンプとの接続と障壁状バンプとザブナツ
プの接続とを同時に行うため、製造が−１−容易になる
。
部導体と電極バンプとの接続と障壁状バンプとザブナツ
プの接続とを同時に行うため、製造が−１−容易になる
。
また、第４の発明の半導体装置の製造方法によれば、主
チップとサブチップの相互接続をも同時に行うことがで
き、製造が容易である。
チップとサブチップの相互接続をも同時に行うことがで
き、製造が容易である。
第１図はこの発明の第１の実施例における半導体装置の
断面図、第２図（Ａ）、 （Ｂ）は第１図における主
チップおよびサブチップの平面図、第３図および第４図
は実施例の半導体装置の製造工程の断面図、第５図は第
２図（Ａ）の１−１’断面図、第６図は第２図（Ｂ）の
■−■′断面図、第７図（Ａ）、 （Ｂ）はこの発明
におけるワイヤレスボンディングを示す断面図、第８図
はこの発明の第２の実施例における半導体装置の主チッ
プの断面図、第９図（Ａ）は第８図のｍ−ｍ ’断面図
、第９図（Ｂ）は変形例の断面図、第１θ図はこの発明
の第３の実施例における半導体装置の断面図、第１】図
（Ａ）、 （Ｂ）は従来のワイヤレスボンデングを示
す断面図である。 ７・・・主チップ、８・・・サブチップ、９．ｌＯ・・
機能素子領域、１６・・・和瓦接続用バンプ、１７・・
・外部導体接続用の電極バンプ、２１・・・方形バンプ
（障壁状バンプ） １ ： 第 ２ 図 第３図 第４図 第 ５ 図 第６図 第７ 図 第８図
断面図、第２図（Ａ）、 （Ｂ）は第１図における主
チップおよびサブチップの平面図、第３図および第４図
は実施例の半導体装置の製造工程の断面図、第５図は第
２図（Ａ）の１−１’断面図、第６図は第２図（Ｂ）の
■−■′断面図、第７図（Ａ）、 （Ｂ）はこの発明
におけるワイヤレスボンディングを示す断面図、第８図
はこの発明の第２の実施例における半導体装置の主チッ
プの断面図、第９図（Ａ）は第８図のｍ−ｍ ’断面図
、第９図（Ｂ）は変形例の断面図、第１θ図はこの発明
の第３の実施例における半導体装置の断面図、第１】図
（Ａ）、 （Ｂ）は従来のワイヤレスボンデングを示
す断面図である。 ７・・・主チップ、８・・・サブチップ、９．ｌＯ・・
機能素子領域、１６・・・和瓦接続用バンプ、１７・・
・外部導体接続用の電極バンプ、２１・・・方形バンプ
（障壁状バンプ） １ ： 第 ２ 図 第３図 第４図 第 ５ 図 第６図 第７ 図 第８図
Claims (8)
- （１）主面中央部分に機能素子領域を設けた主チップと
、この主チップの主面外周縁部分に設けた外部導体接続
用の電極バンプと、前記電極バンプの内側で前記機能素
子領域を包囲するように前記主チップの主面に設けた障
壁状バンプと、前記主チップの主面に自己の主面が対面
しかつ前記電極バンプと重ならない状態で前記障壁状バ
ンプに載置および接着して前記主チップの主面中央部お
よび自己の主面中央部を気密封止するサブチップとを備
えた半導体装置。 - （２）前記障壁状バンプの内側で前記主チップの主面に
設けた相互接続電極バンプ群を前記サブチップの主面に
接着することによって前記主チップおよびサブチップを
電気的に接続した特許請求の範囲第（１）項記載の半導
体装置。 - （３）前記サブチップの主面上に形成される導体配線パ
ターンによって前記主チップの機能を選択させるように
した特許請求の範囲第（２）項記載の半導体装置。 - （４）前記サブチップは主面中央部分に前記主チップの
機能を補助する機能素子領域を設けている特許請求の範
囲第（２）項記載の半導体装置。 - （５）前記サブチップは少くとも表面が金属よりなる蓋
体である特許請求の範囲第（１）項記載の半導体装置。 - （６）主面中央部分に機能素子領域を設けた主チップの
主面外周縁部分に位置する外部導体接続用の電極バンプ
と前記電極バンプの内側で前記機能素子領域を包囲する
ように前記主チップの主面に位置する障壁状バンプとを
同一組成素材により同時に形成する工程と、前記主チッ
プの主面にサブチップの主面が対面しかつ前記電極バン
プと重ならない状態で前記障壁状バンプに載置する工程
と、前記障壁状バンプに前記サブチップを載置した状態
で熱処理することにより前記障壁状バンプと前記サブチ
ップとを融着して前記主チップおよびサブチップの主面
中央部分を気密封止する工程とを含む半導体装置の製造
方法。 - （７）主面中央部分に機能素子領域を設けた主チップの
主面外周縁部分に位置する外部導体接続用の電極バンプ
と前記電極バンプの内側で前記機能素子領域を包囲する
ように前記主チップの主面に位置する障壁状バンプとを
同一組成素材により同時に形成する工程と、前記主チッ
プの主面にサブチップの主面が対面しかつ前記電極バン
プと重ならない状態で前記障壁状バンプに載置する工程
と、前記電極バンプに外部接続導体を対向接触させる工
程と、前記障壁状バンプに前記サブチップを載置すると
ともに前記電極バンプに外部接続導体を対向接触させた
状態で熱処理することにより前記障壁状バンプと前記サ
ブチップとを融着して前記主チップおよびサブチップの
主面中央部分を気密封止するとともに前記外部接続導体
を前記電極バンプに接続する工程とを含む半導体装置の
製造方法。 - （８）主面中央部分に機能素子領域を設けた主チップの
主面外周縁部分に位置する外部導体接続用の電極バンプ
と前記電極バンプの内側で前記機能素子領域を包囲する
ように前記主チップの主面に位置する障壁状バンプと前
記障壁状バンプの内側で前記主チップの主面に位置する
相互接続電極バンプ群とを同一組成素材により同時に形
成する工程と、前記主チップの主面にサブチップの主面
が対面しかつ前記電極バンプと重ならない状態で前記障
壁状バンプに載置する工程と、前記障壁状バンプおよび
相互接続電極バンプ群に前記サブチップを載置した状態
で熱処理することにより前記障壁状バンプと前記サブチ
ップとを融着して前記主チップおよびサブチップの主面
中央部分を気密封止するとともに前記主チップおよびサ
ブチップを前記相互接続バンプ群によって電気的に接続
する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59211101A JPS6189657A (ja) | 1984-10-08 | 1984-10-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59211101A JPS6189657A (ja) | 1984-10-08 | 1984-10-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6189657A true JPS6189657A (ja) | 1986-05-07 |
Family
ID=16600421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59211101A Pending JPS6189657A (ja) | 1984-10-08 | 1984-10-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189657A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0369150A (ja) * | 1989-08-08 | 1991-03-25 | Koufu Nippon Denki Kk | Ｌｓｉの実装構造 |
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-
1984
- 1984-10-08 JP JP59211101A patent/JPS6189657A/ja active Pending
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