JPH0443717A - 位相同期ループを用いた周波数変換回路 - Google Patents
位相同期ループを用いた周波数変換回路Info
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- JPH0443717A JPH0443717A JP2150817A JP15081790A JPH0443717A JP H0443717 A JPH0443717 A JP H0443717A JP 2150817 A JP2150817 A JP 2150817A JP 15081790 A JP15081790 A JP 15081790A JP H0443717 A JPH0443717 A JP H0443717A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
位相同期ループを用いた周波数変換回路に関し、入力信
号に１ビツト欠落などの障害が発生した時出力の位相の
ずれを最小限の時間にとどめる位相同期ループを用いた
周波数変換回路を提供することを目的とし、 一定周波数の入力信号の位相に出力位相を合わせ、所定
の周波数の信号を出力する位相同期ループと、位相同期
ループへの入力信号を分岐して加え、一定周波数に分周
して出力する第１の分周回路と、第１の分周回路の出力
を入力してリセットを行い、位相同期ループの出力を分
岐して加えて所定の周波数の信号を出力する第２の分周
回路とを有する位相同期ループを用いた周波数変換回路
において、位相同期ループへの入力信号が正常時には入
力信号を位相同期ループ及び第１の分周回路に加え、入
力信号の断時には入力信号の断を検出し断検出信号を切
替部に出力する断検出部と、第１及び第２の分周回路の
出力を入力し、位相同期ループへの入力信号が正常時に
は第１の分周回路からの入力を、又、入力信号の断時に
は断検出部の出力の断検出信号により第２の分周回路か
らの入力を、第２の分周回路に加えて第２の分周回路の
リセットを行う切替部とを設け、入力信号の′断が正常
に回復した時切替部の出力により第１の分周回路のリセ
ットを行い、第１の分周回路の出力を切替部を介して第
２の分周回路に加え第２の分周回路のリセットを行うよ
うに構成する。
号に１ビツト欠落などの障害が発生した時出力の位相の
ずれを最小限の時間にとどめる位相同期ループを用いた
周波数変換回路を提供することを目的とし、 一定周波数の入力信号の位相に出力位相を合わせ、所定
の周波数の信号を出力する位相同期ループと、位相同期
ループへの入力信号を分岐して加え、一定周波数に分周
して出力する第１の分周回路と、第１の分周回路の出力
を入力してリセットを行い、位相同期ループの出力を分
岐して加えて所定の周波数の信号を出力する第２の分周
回路とを有する位相同期ループを用いた周波数変換回路
において、位相同期ループへの入力信号が正常時には入
力信号を位相同期ループ及び第１の分周回路に加え、入
力信号の断時には入力信号の断を検出し断検出信号を切
替部に出力する断検出部と、第１及び第２の分周回路の
出力を入力し、位相同期ループへの入力信号が正常時に
は第１の分周回路からの入力を、又、入力信号の断時に
は断検出部の出力の断検出信号により第２の分周回路か
らの入力を、第２の分周回路に加えて第２の分周回路の
リセットを行う切替部とを設け、入力信号の′断が正常
に回復した時切替部の出力により第１の分周回路のリセ
ットを行い、第１の分周回路の出力を切替部を介して第
２の分周回路に加え第２の分周回路のリセットを行うよ
うに構成する。
本発明は、位相同期ループ（以下ＰＬＬと称する）を用
いた周波数変換回路の改良に関するものである。
いた周波数変換回路の改良に関するものである。
この際、入力信号に１ビ・ノド欠落などの障害が発生し
た時、出力の位相のずれを最小限の時間にとどめるＰＬ
Ｌを用いた周波数変換回路が要望されている。
た時、出力の位相のずれを最小限の時間にとどめるＰＬ
Ｌを用いた周波数変換回路が要望されている。
［従来の技術］
第３図は一例の加入者系システムの構成を示すブロック
図て°ある。
図て°ある。
第４図は従来例の周波数変換回路の構成を示すブロック
図である。
図である。
第３図に加入者系システムの構成例を示すが、同図にお
いて電話機１−１〜１−ｎからの信号を電話局Ａ内の交
換機２を介して多重化装置（以下ＭＵＸと称する）３に
入力して、複数チャネルの信号データの多重化を行う、
この場合、上位局Ｂからのクロックを電話局ＡのＭＵＸ
３に入力し、このクロックを基にしてクロック供給回路
４で各種の周波数のクロックを生成し、ＭＵＸ３及び交
換機２に供給して前記信号データの多重化等を行う。
いて電話機１−１〜１−ｎからの信号を電話局Ａ内の交
換機２を介して多重化装置（以下ＭＵＸと称する）３に
入力して、複数チャネルの信号データの多重化を行う、
この場合、上位局Ｂからのクロックを電話局ＡのＭＵＸ
３に入力し、このクロックを基にしてクロック供給回路
４で各種の周波数のクロックを生成し、ＭＵＸ３及び交
換機２に供給して前記信号データの多重化等を行う。
又、上記クロック供給回路４の出力が不足する場合にそ
れを補うものとして、ここで記述する周波数変換回路５
の出力が用いられる。
れを補うものとして、ここで記述する周波数変換回路５
の出力が用いられる。
第４図に上記周波数変換回路の一例を示すが、同図にお
いて例えば周波数が８ＫＨｚのクロックを、クロック供
給回路４から周波数変換回路５内のＰＬＬ６に入力する
。ＰＬＬ６で、上記８ＫＨｚの入力クロックを位相比較
器（以下ＰＣと称する）９の一方の入力端子に加える。
いて例えば周波数が８ＫＨｚのクロックを、クロック供
給回路４から周波数変換回路５内のＰＬＬ６に入力する
。ＰＬＬ６で、上記８ＫＨｚの入力クロックを位相比較
器（以下ＰＣと称する）９の一方の入力端子に加える。
ＰＣ９の他方の入力端子には、電圧制御発振器（以下■
ＣＯと称する）１１の出力の例えば周波数が８ ＭＨｚ
の信号を、分周回路１２を介して１ ／１０００に分周
した信号（その周波数は８ＫＨｚ）を入力する。
ＣＯと称する）１１の出力の例えば周波数が８ ＭＨｚ
の信号を、分周回路１２を介して１ ／１０００に分周
した信号（その周波数は８ＫＨｚ）を入力する。
そしてＰＣ９において両者の位相を比較して差を求め、
差に比例した電圧を低域通過フィルタ（以下ＬＰＦと称
する）１０に出力する。ＬＰＦＩＯで入力電圧のうち直
流成分だけを通し、上述したＶＣＯＩＩに出力する。Ｖ
ＣＯＩＩで上述の入力の直流電圧成分に応じて出力周波
数を８ＭＨｚから変化して出力する。
差に比例した電圧を低域通過フィルタ（以下ＬＰＦと称
する）１０に出力する。ＬＰＦＩＯで入力電圧のうち直
流成分だけを通し、上述したＶＣＯＩＩに出力する。Ｖ
ＣＯＩＩで上述の入力の直流電圧成分に応じて出力周波
数を８ＭＨｚから変化して出力する。
このようにしてその位相をＰＬＬ６への入力信号の位相
に合わせた例えば８ＭＨｚの周波数の信号を出力してい
た。このＰＬＬ６の出力をスライスアンプ（図示しない
）を介してクロックパルスに変換して、後段の回路（図
示しない）に出力するとともに、例えばカウンタからな
る分周回路８に出力する。分周回路８でそれぞれ、例え
ば周波数６４ Ｋ Ｈｚ、８ＫＨｚ及び０．４ ＫＨｚ
の周波数のクロック■、■及び■に分周して、後段の回
路（図示しない）に出力していた。
に合わせた例えば８ＭＨｚの周波数の信号を出力してい
た。このＰＬＬ６の出力をスライスアンプ（図示しない
）を介してクロックパルスに変換して、後段の回路（図
示しない）に出力するとともに、例えばカウンタからな
る分周回路８に出力する。分周回路８でそれぞれ、例え
ば周波数６４ Ｋ Ｈｚ、８ＫＨｚ及び０．４ ＫＨｚ
の周波数のクロック■、■及び■に分周して、後段の回
路（図示しない）に出力していた。
この場合、ＰＬＬ６への入力信号（周波数８にＨ２）を
分岐して例えばカウンタからなる分周回路７にも入力し
、例えば０．４ ＫＨｚの周波数に分周して出力を分周
口′ｌｌ１８にリセット信号として出力していた。これ
により分周回路８をリセットして、前述したＰＬＬ６か
らの入力信号周波数を分周して出力していた。
分岐して例えばカウンタからなる分周回路７にも入力し
、例えば０．４ ＫＨｚの周波数に分周して出力を分周
口′ｌｌ１８にリセット信号として出力していた。これ
により分周回路８をリセットして、前述したＰＬＬ６か
らの入力信号周波数を分周して出力していた。
しかしながら上述の回路構成においては、ＰＬＬ６への
現用系（Ｎ）の入力クロツクに例えば１ピント断などの
障害が発生した時予備系（Ｅ）（図示しない）の入力ク
ロフクに切り替えるが、この時入力信号に１ビツト欠落
等の障害が発生することがある。この場合、ＰＬＬ６の
出力信号自体は自走しているので異常が起こらないもの
の、ＰＬＬ６の出力信号を分周して作る低い周波数の出
力信号■、■及び■等は、出力リセット信号が異常にな
り大きく位相がずれるという問題点があった。
現用系（Ｎ）の入力クロツクに例えば１ピント断などの
障害が発生した時予備系（Ｅ）（図示しない）の入力ク
ロフクに切り替えるが、この時入力信号に１ビツト欠落
等の障害が発生することがある。この場合、ＰＬＬ６の
出力信号自体は自走しているので異常が起こらないもの
の、ＰＬＬ６の出力信号を分周して作る低い周波数の出
力信号■、■及び■等は、出力リセット信号が異常にな
り大きく位相がずれるという問題点があった。
したがって本発明の目的は、入力信号に１ビツト欠落な
どの障害が発生した時出力の位相のずれを最小限にとど
める位相同期ループを用いた周波数変換回路を提供する
ことにある。
どの障害が発生した時出力の位相のずれを最小限にとど
める位相同期ループを用いた周波数変換回路を提供する
ことにある。
上記問題点は第１図に示す回路の構成によって解決され
る。
る。
即ち第１図において、一定周波数の入力信号の位相に出
力位相を合わせ、所定の周波数の信号を出力する位相同
期ループ２５０と、位相同期ループ２５０への入力信号
を分岐して加え、一定周波数に分周して出力する第１の
分周回路２６０と、第１の分周回路２６０の出力を入力
してリセットを行い、位相同期ループ２５０の出力を分
岐して加えて所定の周波数の信号を出力する第２の分周
回路２７０とを有する位相同期ループを用いた周波数変
換回路において、 ２２０は位相同期ループ２５０への入力信号が正常時に
は入力信号を位相同期ループ２５０及び第１の分周回路
２６０に加え、入力信号の断時には入力信号の断を検出
し断検出信号を切替部２８０に出力する断検出部である
。
力位相を合わせ、所定の周波数の信号を出力する位相同
期ループ２５０と、位相同期ループ２５０への入力信号
を分岐して加え、一定周波数に分周して出力する第１の
分周回路２６０と、第１の分周回路２６０の出力を入力
してリセットを行い、位相同期ループ２５０の出力を分
岐して加えて所定の周波数の信号を出力する第２の分周
回路２７０とを有する位相同期ループを用いた周波数変
換回路において、 ２２０は位相同期ループ２５０への入力信号が正常時に
は入力信号を位相同期ループ２５０及び第１の分周回路
２６０に加え、入力信号の断時には入力信号の断を検出
し断検出信号を切替部２８０に出力する断検出部である
。
又、２８０−は第１及び第２の分周回路２６０．２７０
の出力を入力し、位相同期ループ２５０への入力信号が
正常時には第１の分周回路２６０からの入力を、又、入
力信号の断時には断検出部２２０の出力の断検出信号に
より第２の分周回路２７０からの入力を、第２の分周回
路２７０に加えて第２の分周回路２７０のリセットを行
う切替部である。
の出力を入力し、位相同期ループ２５０への入力信号が
正常時には第１の分周回路２６０からの入力を、又、入
力信号の断時には断検出部２２０の出力の断検出信号に
より第２の分周回路２７０からの入力を、第２の分周回
路２７０に加えて第２の分周回路２７０のリセットを行
う切替部である。
上記断検出部２２０、切替部２８０を新たに設ける。
そして、入力信号の断が正常に回復した時切替部２８０
の出力により第１の分周回路２６０のリセットを行い、
第１の分周回路２６０の出力を切替部２８０を介して第
２の分周回路２７０に加え、第２の分周回路２７０のリ
セットを行うように構成する。
の出力により第１の分周回路２６０のリセットを行い、
第１の分周回路２６０の出力を切替部２８０を介して第
２の分周回路２７０に加え、第２の分周回路２７０のリ
セットを行うように構成する。
第１図において、位相同期ループ２５０への入力信号が
正常時には第１の分周回路２６０の出力を、切替部２８
０を介して第２の分周回路２７０に加えて第２の分周回
路２７０のリセットを行う。そして、位相同期ループ２
５０の出力を分岐して第２の分周回路２７０に加えて、
第２の分周回路２７０において所定の周波数の信号に分
周して出力する。
正常時には第１の分周回路２６０の出力を、切替部２８
０を介して第２の分周回路２７０に加えて第２の分周回
路２７０のリセットを行う。そして、位相同期ループ２
５０の出力を分岐して第２の分周回路２７０に加えて、
第２の分周回路２７０において所定の周波数の信号に分
周して出力する。
又、位相同期ループ２５０への入力信号の断時には、断
検出部２２０の出力の断検出信号により第２の分周回路
２７０の出力を切替部２８０を介して第２の分周回路２
７０に加えて第２の分周回路２７０のリセットを行う、
そして、位相同期ループ２５０の出力を分岐して第２の
分周回路２７０に加えて、第２の分周回路２７０におい
て所定の周波数の信号に分周して出力する。
検出部２２０の出力の断検出信号により第２の分周回路
２７０の出力を切替部２８０を介して第２の分周回路２
７０に加えて第２の分周回路２７０のリセットを行う、
そして、位相同期ループ２５０の出力を分岐して第２の
分周回路２７０に加えて、第２の分周回路２７０におい
て所定の周波数の信号に分周して出力する。
そして、位相同期ループ２５０への入力信号の断が正常
に回復した時、第２の分周回路２７０の出力を切替部２
８０を介して第１の分周回路２６０に加え第１の分周回
路２６０のリセットを行った後、第１の分周回路２６０
に位相同期ループ２５０への入力信号を分岐して加える
。第１の分周回路２６０で、入力信号の周波数を一定周
波数に分周した後出力を切替部２８０を介して第２の分
周回路２７０に加え、第２の分周回路２７０のリセット
を行う。
に回復した時、第２の分周回路２７０の出力を切替部２
８０を介して第１の分周回路２６０に加え第１の分周回
路２６０のリセットを行った後、第１の分周回路２６０
に位相同期ループ２５０への入力信号を分岐して加える
。第１の分周回路２６０で、入力信号の周波数を一定周
波数に分周した後出力を切替部２８０を介して第２の分
周回路２７０に加え、第２の分周回路２７０のリセット
を行う。
この結果、入力信号に１ビツト欠落などの障害が発生し
た時出力の位相のずれを最小限の時間にとどめることが
可能となる。
た時出力の位相のずれを最小限の時間にとどめることが
可能となる。
第２図は本発明の実施例の周波数変換回路の構成を示す
ブロック図である。
ブロック図である。
全図を通じて同一符号は同一対象物を示す。
第２図において、バイポーラ／ユニポーラ変換回路（図
示しない）において例えば周波数が６４ＫＨｚの復号バ
イポーラ入力信号から周波数が６４ Ｋ Ｈｚ及び８Ｋ
Ｈｚのユニポーラ信号のクロックに変換する。そしてこ
の出力をそれぞれ、周波数変換回路内の断検出部２１及
び２２に入力し、入力クロックに１ビット単位の欠落等
の異常が発生した時これを検出する。上記断検出部２１
及び２２で断を検出しなかった時には断検出部２２の出
力の周波数が８ＫＨｚの信号をそれぞれＰＬＬ２３．２
４及び２５に出力する。
示しない）において例えば周波数が６４ＫＨｚの復号バ
イポーラ入力信号から周波数が６４ Ｋ Ｈｚ及び８Ｋ
Ｈｚのユニポーラ信号のクロックに変換する。そしてこ
の出力をそれぞれ、周波数変換回路内の断検出部２１及
び２２に入力し、入力クロックに１ビット単位の欠落等
の異常が発生した時これを検出する。上記断検出部２１
及び２２で断を検出しなかった時には断検出部２２の出
力の周波数が８ＫＨｚの信号をそれぞれＰＬＬ２３．２
４及び２５に出力する。
ＰＬＬ２３では入力クロックの位相に合わせた周波数が
例えば１．５４４ Ｍｌ（ｚの信号のクロックを、又、
ＰＬＬ２４では周波数が例えば６．３１２ ＭＨｚの信
号のクロックを、後段の回路（図示しない）に出力する
。又、ＰＬＬ２５では入力クロックの位相に合わせた周
波数が例えば８．１９２ ＭＨｚの信号のクロ・ツクを
後段の回路（図示しない）に出力するとともに、分周回
路２７に出力する。
例えば１．５４４ Ｍｌ（ｚの信号のクロックを、又、
ＰＬＬ２４では周波数が例えば６．３１２ ＭＨｚの信
号のクロックを、後段の回路（図示しない）に出力する
。又、ＰＬＬ２５では入力クロックの位相に合わせた周
波数が例えば８．１９２ ＭＨｚの信号のクロ・ツクを
後段の回路（図示しない）に出力するとともに、分周回
路２７に出力する。
分周回路２７で入力クロックを分周して例えば６４ＫＨ
ｚ、８ＫＨｚ及び０．４ ＫＨｚのクロック■、■及び
■を出力する。この場合、断検出部２２の出力を分周回
路２６に入力し分周回路２６で例えば０．４ ＫＨｚの
周波数のクロックに分周して、リセ・ノド信号として切
替部２８を介して前述した分周回路２７に加え、分周回
路２７で入力信号の位相に合わせて前述したような分周
を行う。
ｚ、８ＫＨｚ及び０．４ ＫＨｚのクロック■、■及び
■を出力する。この場合、断検出部２２の出力を分周回
路２６に入力し分周回路２６で例えば０．４ ＫＨｚの
周波数のクロックに分周して、リセ・ノド信号として切
替部２８を介して前述した分周回路２７に加え、分周回
路２７で入力信号の位相に合わせて前述したような分周
を行う。
今、例えば周波数が６４ＫＨｚの入力り口・ツクに１ピ
ントの欠落のような障害（断）が発生したとする。（こ
の時、周波数が８ＫＨｚの人力り口・ツクも同時に断と
なる。）すると、断検出部２１においてＰＬＬ２５の出
力（周波数が８．１９２ ＭＨｚ）を入力することによ
り、これを検出する。又、断検出部２２においても分周
回路２７の出力の周波数が６４ Ｋ Ｈｚのクロックを
入力することにより、これを検出する。
ントの欠落のような障害（断）が発生したとする。（こ
の時、周波数が８ＫＨｚの人力り口・ツクも同時に断と
なる。）すると、断検出部２１においてＰＬＬ２５の出
力（周波数が８．１９２ ＭＨｚ）を入力することによ
り、これを検出する。又、断検出部２２においても分周
回路２７の出力の周波数が６４ Ｋ Ｈｚのクロックを
入力することにより、これを検出する。
上記断検出部２１及び２２の出力の断検出信号を切替部
２８に出力し、切替部２８では正常時の側ａから異常時
の側すに切り替え、分周回路２７の出力の周波数がＱ、
４ ＫＨｚのクロックを補助リセット信号として、切替
部２８に加える。切替部２８では、上述した分周回路２
７の出力の補助リセット信号を分周回路２７に加えて、
分周回路２７のリセットを行う。
２８に出力し、切替部２８では正常時の側ａから異常時
の側すに切り替え、分周回路２７の出力の周波数がＱ、
４ ＫＨｚのクロックを補助リセット信号として、切替
部２８に加える。切替部２８では、上述した分周回路２
７の出力の補助リセット信号を分周回路２７に加えて、
分周回路２７のリセットを行う。
そして入力クロックの断が正常に復帰するまで（例えば
断検出部２１．２２に設けたタイマ（図示しない）によ
り周波数が０．４ ＫＨｚのクロックを２クロック分程
度の時間）、断検出部２１．２２から断検出信号を切替
部２８に供給する。異常回復後、断検出部２１．２２か
ら断検出信号を出力するのをやめ、同時に切替部２８に
おいて、分周回路２７の出力の補助リセット信号を微分
回路（図示しない）により微分し、微分信号を入力側の
分周回路２６に加え分周回路２６を分周回路２７の出力
の位相に合わせてリセットを行う。そして、切替部２８
で入力を異常の側すから正常の側ａに切り替える。
断検出部２１．２２に設けたタイマ（図示しない）によ
り周波数が０．４ ＫＨｚのクロックを２クロック分程
度の時間）、断検出部２１．２２から断検出信号を切替
部２８に供給する。異常回復後、断検出部２１．２２か
ら断検出信号を出力するのをやめ、同時に切替部２８に
おいて、分周回路２７の出力の補助リセット信号を微分
回路（図示しない）により微分し、微分信号を入力側の
分周回路２６に加え分周回路２６を分周回路２７の出力
の位相に合わせてリセットを行う。そして、切替部２８
で入力を異常の側すから正常の側ａに切り替える。
この結果、入力クロックに１ビット単位の欠落のような
障害が発生した時ＰＬＬは１ビツト、２ビツトの異常で
はその異常を吸収し、安定したＰＬＬ出力信号を出し続
けるので、自走による出力側の影響は殆どない。一方、
入力側の分周回路は入力クロックの異常で影響を受ける
が、異常回復後、補助リセット信号で出力リセット信号
（入力側分周回路で作る）を復帰させることができる。
障害が発生した時ＰＬＬは１ビツト、２ビツトの異常で
はその異常を吸収し、安定したＰＬＬ出力信号を出し続
けるので、自走による出力側の影響は殆どない。一方、
入力側の分周回路は入力クロックの異常で影響を受ける
が、異常回復後、補助リセット信号で出力リセット信号
（入力側分周回路で作る）を復帰させることができる。
この結果、出力の位相のずれを最小限の時間にとどめる
ことができる。
ことができる。
以上説明したように本発明によれば、入力信号に１ビツ
ト欠落などの障害が発生した時出力の位相のずれを最小
限の時間ムことどめることが可能となる。
ト欠落などの障害が発生した時出力の位相のずれを最小
限の時間ムことどめることが可能となる。
第１図は本発明の原理図、
第２図は本発明の実施例の周波数変換回路の構成を示す
ブロック図、 第３図は一例の加入者系システムの構成を示すブロック
図、 第４図は従来例の周波数変換回路の構成を示すブロック
図である。 図において ２２０は断検出部、 ２８０は切替部 を示す。 イ３二 、＜；
ブロック図、 第３図は一例の加入者系システムの構成を示すブロック
図、 第４図は従来例の周波数変換回路の構成を示すブロック
図である。 図において ２２０は断検出部、 ２８０は切替部 を示す。 イ３二 、＜；
Claims (1)
- 【特許請求の範囲】 一定周波数の入力信号の位相に出力位相を合わせ、所定
の周波数の信号を出力する位相同期ループ（２５０）と
、該位相同期ループ（２５０）への入力信号を分岐して
加え、一定周波数に分周して出力する第１の分周回路（
２６０）と、該第１の分周回路（２６０）の出力を入力
してリセットを行い、該位相同期ループ（２５０）の出
力を分岐して加えて所定の周波数の信号を出力する第２
の分周回路（２７０）とを有する位相同期ループを用い
た周波数変換回路において、 該位相同期ループ（２５０）への入力信号が正常時には
該入力信号を該位相同期ループ（２５０）及び該第１の
分周回路（２６０）に加え、該入力信号の断時には該入
力信号の断を検出し断検出信号を切替部（２８０）に出
力する断検出部（２２０）と、該第１及び第２の分周回
路（２６０、２７０）の出力を入力し、該位相同期ルー
プ（２５０）への入力信号が正常時には該第１の分周回
路（２６０）からの入力を、又、該入力信号の断時には
該断検出部（２２０）の出力の断検出信号により該第２
の分周回路（２７０）からの入力を、該第２の分周回路
２７０に加えて該第２の分周回路（２７０）のリセット
を行う切替部（２８０）とを設け、 該入力信号の断が正常に回復した時該切替部（２８０）
の出力により該第１の分周回路（２６０）のリセットを
行い、該第１の分周回路（２６０）の出力を該切替部（
２８０）を介して該第２の分周回路（２７０）に加え該
第２の分周回路（２７０）のリセットを行うようにした
ことを特徴とする位相同期ループを用いた周波数変換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150817A JPH0443717A (ja) | 1990-06-08 | 1990-06-08 | 位相同期ループを用いた周波数変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2150817A JPH0443717A (ja) | 1990-06-08 | 1990-06-08 | 位相同期ループを用いた周波数変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0443717A true JPH0443717A (ja) | 1992-02-13 |
Family
ID=15505064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2150817A Pending JPH0443717A (ja) | 1990-06-08 | 1990-06-08 | 位相同期ループを用いた周波数変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0443717A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009278596A (ja) * | 2008-05-19 | 2009-11-26 | Kawasaki Microelectronics Inc | Ｐｌｌ位相合わせ回路 |
| JP2022031885A (ja) * | 2018-01-05 | 2022-02-22 | 日本電波工業株式会社 | クロック切替え装置 |
-
1990
- 1990-06-08 JP JP2150817A patent/JPH0443717A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009278596A (ja) * | 2008-05-19 | 2009-11-26 | Kawasaki Microelectronics Inc | Ｐｌｌ位相合わせ回路 |
| JP2022031885A (ja) * | 2018-01-05 | 2022-02-22 | 日本電波工業株式会社 | クロック切替え装置 |
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