JPH0444092A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH0444092A JPH0444092A JP15173890A JP15173890A JPH0444092A JP H0444092 A JPH0444092 A JP H0444092A JP 15173890 A JP15173890 A JP 15173890A JP 15173890 A JP15173890 A JP 15173890A JP H0444092 A JPH0444092 A JP H0444092A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ゛
本発明は、たとえば液晶テレビジョン受像機等に用いら
れる液晶を駆動する液晶表示装置に関する。
れる液晶を駆動する液晶表示装置に関する。
［従来の技術］
液晶を駆動する際、駆動のフレーム周波数を上げるとコ
ントラストか向上することか知られている。
ントラストか向上することか知られている。
第５図は、従来の液晶駆動において、表示のコントラス
トを良好にするために駆動のフレーム周波数を高めた液
晶駆動装置を示し、第６図は第５図の液晶駆動装置の動
作状態を示すタイミングチャートである。
トを良好にするために駆動のフレーム周波数を高めた液
晶駆動装置を示し、第６図は第５図の液晶駆動装置の動
作状態を示すタイミングチャートである。
まず、受信回路］では受信されたテレビ信号から映像信
号Ｓｖ、水平同期信号φＨ１垂直同期信号φＶか取り出
され、映像信号ＳｖはＡ／Ｄ変換器３へ、水平同期信号
φＨと垂直同期信号φＶは制御回路２へそれぞれ送られ
る。制御回路２は入力された水平同期信号φＨと垂直同
期信号φＶからスタート信号ＳＴ、タロツク信号φｓ５
ラッチ信号φｎ１反転信号φＦ１切換え信号ＳＥＬ、ア
ドレス指定信号ＡＤＩ、ＡＤ２、読み出し書き込み信号
Ｒ／Ｗなど各種タイミング信号を発生し、シフトレジス
タ５，８，９、駆動回路６，１０゜１１、切換え回路４
、メモリＡ、Ｂ等に出力する他、複数の種類の液晶駆動
電圧ＶＬＣを発生し駆動回路６，１０．１１に出力する
。
号Ｓｖ、水平同期信号φＨ１垂直同期信号φＶか取り出
され、映像信号ＳｖはＡ／Ｄ変換器３へ、水平同期信号
φＨと垂直同期信号φＶは制御回路２へそれぞれ送られ
る。制御回路２は入力された水平同期信号φＨと垂直同
期信号φＶからスタート信号ＳＴ、タロツク信号φｓ５
ラッチ信号φｎ１反転信号φＦ１切換え信号ＳＥＬ、ア
ドレス指定信号ＡＤＩ、ＡＤ２、読み出し書き込み信号
Ｒ／Ｗなど各種タイミング信号を発生し、シフトレジス
タ５，８，９、駆動回路６，１０゜１１、切換え回路４
、メモリＡ、Ｂ等に出力する他、複数の種類の液晶駆動
電圧ＶＬＣを発生し駆動回路６，１０．１１に出力する
。
一方、Ａ／Ｄ変換器３は入力された映像信号Ｓｖをにビ
ットのディジタル映像データＥに変換するとともに、メ
モリＡ、Ｂに出力し、メモリＡ、Ｂは、前記制御回路２
からのアドレス指定信号ＡＤＤ、ＡＤ２および読み出し
書き込み信号Ｒ／Ｗにより映像データＥの偶数フィール
ド（ｎ、ｎ＋２．ｎ＋４．・・・・・・）をメモリＡが
、奇数フィールド（ｎ＋１＋ｎ”３＋ ・・・・・・）
をメモリＢが読み込む。
ットのディジタル映像データＥに変換するとともに、メ
モリＡ、Ｂに出力し、メモリＡ、Ｂは、前記制御回路２
からのアドレス指定信号ＡＤＤ、ＡＤ２および読み出し
書き込み信号Ｒ／Ｗにより映像データＥの偶数フィール
ド（ｎ、ｎ＋２．ｎ＋４．・・・・・・）をメモリＡが
、奇数フィールド（ｎ＋１＋ｎ”３＋ ・・・・・・）
をメモリＢが読み込む。
つぎに、メモリＡに読み込まれたｎフィールドの映像デ
ータはｎ＋１フィールドで、書き込み時の速度の２倍、
すなわち通常の映像データの２倍の速さで２度にわたっ
て読み出されて、出力信号ＥＡとして切換え回路４に出
力され、同様に、メモリＢに読み込まれたｎ＋１フィー
ルドの映像データはｎ＋２フィールドで、書き込み時の
速度の２倍、すなわち通常の映像データの２倍の速さで
２度にわたって読み出されて、出力信号ＥＢとして切換
え回路４に出力される。切換え回路４に入力された出力
信号ＥＡ、ＥＢは、制御回路２からの切換え信号ＳＥＬ
で１フイ一ルド時間毎に切換えられ、データＤＡＢとな
りシフトレジスタ５に出力されて制御回路２のクロック
信号φＳに同期してシフトレジスタ５に蓄えられる。こ
のシフトレジスタ５に蓄えられたデータＤＡＢは、セグ
メント駆動回路６において制御回路２からのラッチ信号
φｎによって１／２Ｈ（水平走査期間）毎にラッチされ
るとともに、反転信号φＦによって交流駆動を行なうよ
うに極性反転する液晶駆動電圧ＶＬＣにレベルシフトさ
れ液晶表示パネル７のセグメント電極を駆動する。
ータはｎ＋１フィールドで、書き込み時の速度の２倍、
すなわち通常の映像データの２倍の速さで２度にわたっ
て読み出されて、出力信号ＥＡとして切換え回路４に出
力され、同様に、メモリＢに読み込まれたｎ＋１フィー
ルドの映像データはｎ＋２フィールドで、書き込み時の
速度の２倍、すなわち通常の映像データの２倍の速さで
２度にわたって読み出されて、出力信号ＥＢとして切換
え回路４に出力される。切換え回路４に入力された出力
信号ＥＡ、ＥＢは、制御回路２からの切換え信号ＳＥＬ
で１フイ一ルド時間毎に切換えられ、データＤＡＢとな
りシフトレジスタ５に出力されて制御回路２のクロック
信号φＳに同期してシフトレジスタ５に蓄えられる。こ
のシフトレジスタ５に蓄えられたデータＤＡＢは、セグ
メント駆動回路６において制御回路２からのラッチ信号
φｎによって１／２Ｈ（水平走査期間）毎にラッチされ
るとともに、反転信号φＦによって交流駆動を行なうよ
うに極性反転する液晶駆動電圧ＶＬＣにレベルシフトさ
れ液晶表示パネル７のセグメント電極を駆動する。
さらに、液晶表示パネル７のコモン側は、制御回路２か
らのＩＨ（水平走査期間）のスタート信号ＳＴがシフト
レジスタ８，９に入力されクロック信号φｎによって１
／２Ｈ（水平走査期間）毎に順次シフトレジスタ内をシ
フトされるので、シフトレジスタ８．９からの各出力信
号Ｘ’ １〜Ｘ’ １２０ 、 Ｘ’ １２１〜Ｘ’２
４０はそれぞれ２本ずつコモン電極を駆動するように対
応したコモン電極駆動回路１０．１１に加えられる。こ
のコモン電極駆動回路１０．１１は各出力信号Ｘ’ ｌ
−Ｘ’１２０ 、 Ｘ’ １２１−Ｘ’ ２４０に対
応して、反転信号φＦによって交流駆動を行なうように
極性反転する液晶駆動電圧ＶＬＣにレベルシフトされ液
晶表示パネル７のコモン電極に印加されコモン電極は２
本ずつ駆動される。
らのＩＨ（水平走査期間）のスタート信号ＳＴがシフト
レジスタ８，９に入力されクロック信号φｎによって１
／２Ｈ（水平走査期間）毎に順次シフトレジスタ内をシ
フトされるので、シフトレジスタ８．９からの各出力信
号Ｘ’ １〜Ｘ’ １２０ 、 Ｘ’ １２１〜Ｘ’２
４０はそれぞれ２本ずつコモン電極を駆動するように対
応したコモン電極駆動回路１０．１１に加えられる。こ
のコモン電極駆動回路１０．１１は各出力信号Ｘ’ ｌ
−Ｘ’１２０ 、 Ｘ’ １２１−Ｘ’ ２４０に対
応して、反転信号φＦによって交流駆動を行なうように
極性反転する液晶駆動電圧ＶＬＣにレベルシフトされ液
晶表示パネル７のコモン電極に印加されコモン電極は２
本ずつ駆動される。
［発明が解決しようとする課題］
以上によって、液晶表示パネルのコモン電極の１回の選
択時間は１／２、選択周波数は２倍となリコントラスト
は向上する。しかしながら、この従来の液晶駆動装置で
は、シフトレジスタの転送速度を２倍にしなければなら
ない上、メモリ容量は２フイ一ルド分が必要となり、い
ずれもコストの上昇を招く要因となっていた。
択時間は１／２、選択周波数は２倍となリコントラスト
は向上する。しかしながら、この従来の液晶駆動装置で
は、シフトレジスタの転送速度を２倍にしなければなら
ない上、メモリ容量は２フイ一ルド分が必要となり、い
ずれもコストの上昇を招く要因となっていた。
そこで、本発明は、上記の事情に鑑みてなされたちので
、使用するメモリをできるだけ少なくし得、且つセグメ
ント電極駆動回路へのデータ転送速度を速くすることな
く液晶駆動のフレーム周波数を高くし得、しかも正しい
階調表示をし得る液晶表示装置を提供することを目的と
する。
、使用するメモリをできるだけ少なくし得、且つセグメ
ント電極駆動回路へのデータ転送速度を速くすることな
く液晶駆動のフレーム周波数を高くし得、しかも正しい
階調表示をし得る液晶表示装置を提供することを目的と
する。
［課題を解決するための手段および作用］一連の映像デ
ータの少なくとも最上位ビットの映像データが記憶され
る記憶手段と、この記憶手段を介さない映像データの上
位複数ビットを所定の順序に並びかえたデータに最下位
ビットを加算する加算手段と、この加算手段で加算され
た映像データと前記記憶手段から１水平走査期間おきに
出力された少なくとも最上位ビットの映像データとを１
水平走査期間毎に交互に出力する切換え手段と、この切
換え手段からのデータに応じてセグメント電極を駆動す
るセグメント電極駆動手段と、前記切換え手段から出力
される映像データに対応したコモン電極を複数本づつ駆
動するコモン電極駆動手段とを具備するもので、１／４
フイールド×１ビツト数の容量のメモリに記憶された映
像データの最上位ビットの映像データと、メモリを介さ
ない生の映像データの上位３ビツトを正しい階調表示が
できるように並びかえたデータに最下位ビ・ントを加算
した映像データとを１水平走査期間毎に交互に出力する
ようにして、セグメント電極を駆動するとともに、その
映像データに対応したコモン電極を２本づつ駆動するも
のである。
ータの少なくとも最上位ビットの映像データが記憶され
る記憶手段と、この記憶手段を介さない映像データの上
位複数ビットを所定の順序に並びかえたデータに最下位
ビットを加算する加算手段と、この加算手段で加算され
た映像データと前記記憶手段から１水平走査期間おきに
出力された少なくとも最上位ビットの映像データとを１
水平走査期間毎に交互に出力する切換え手段と、この切
換え手段からのデータに応じてセグメント電極を駆動す
るセグメント電極駆動手段と、前記切換え手段から出力
される映像データに対応したコモン電極を複数本づつ駆
動するコモン電極駆動手段とを具備するもので、１／４
フイールド×１ビツト数の容量のメモリに記憶された映
像データの最上位ビットの映像データと、メモリを介さ
ない生の映像データの上位３ビツトを正しい階調表示が
できるように並びかえたデータに最下位ビ・ントを加算
した映像データとを１水平走査期間毎に交互に出力する
ようにして、セグメント電極を駆動するとともに、その
映像データに対応したコモン電極を２本づつ駆動するも
のである。
［実施例］
以下図面を参照して本発明の実施例を詳細に説明する。
第１図は、本発明の実施例の液晶駆動装置を示し、第２
図は第１図の液晶駆動装置の動作状態とデータ内容を示
すタイミングチャートである。
図は第１図の液晶駆動装置の動作状態とデータ内容を示
すタイミングチャートである。
ます、受信回路１では受信されたテレビ信号から映像信
号Ｓｖ、水平同期信号φＨ１垂直同期信号φＶか取り出
され、映像信号ＳｖはＡ／Ｄ変換器３へ、水平同期信号
φＨと垂直同期信号φＶは制御回路１２へそれぞれ送ら
れる。制御回路１２は入力された水平同期信号φＨと垂
直同期信号φＶからスタート信号ＳＴｏ、クロック信号
φｓ１ラッチ信号φ０、反転信号φＦ、出力禁止信号Ｉ
ＮＨＩ、２、切換え信号５ＥＩ７、アドレス指定信号Ａ
Ｄ、読み出し書き込み信号Ｒ／Ｗなと各種タイミング信
号を発生し、シフトレジスタ１５１８．１９、駆動回路
１６，２０，２１、加算・切換え回路１４、メモリＭ、
出力制御回路２２゜２３等に出力する他、複数の種類の
液晶駆動電圧ＶＬＣを発生し駆動回路１６，２０．２１
に出力する。
号Ｓｖ、水平同期信号φＨ１垂直同期信号φＶか取り出
され、映像信号ＳｖはＡ／Ｄ変換器３へ、水平同期信号
φＨと垂直同期信号φＶは制御回路１２へそれぞれ送ら
れる。制御回路１２は入力された水平同期信号φＨと垂
直同期信号φＶからスタート信号ＳＴｏ、クロック信号
φｓ１ラッチ信号φ０、反転信号φＦ、出力禁止信号Ｉ
ＮＨＩ、２、切換え信号５ＥＩ７、アドレス指定信号Ａ
Ｄ、読み出し書き込み信号Ｒ／Ｗなと各種タイミング信
号を発生し、シフトレジスタ１５１８．１９、駆動回路
１６，２０，２１、加算・切換え回路１４、メモリＭ、
出力制御回路２２゜２３等に出力する他、複数の種類の
液晶駆動電圧ＶＬＣを発生し駆動回路１６，２０．２１
に出力する。
一方、Ａ／Ｄ変換器３は入力された映像信号Ｓｖをにビ
ット例えば第４図に示すような４ビツト（」二値よりＤ
Ｂ 、Ｄ２ 、Ｄ＋ 、Ｄｏ ）の映像ブタＥ。に変換
するとともに、メモリＭに出力し、メモリＭは、制御回
路］２からのアドレス指定信号ＡＤおよび読み出し書き
込み信号Ｒ／Ｗに従って映（象データＥ。の最上位ビッ
トＤ３のデータＥｏ −ＭＳＢを読み込む。
ット例えば第４図に示すような４ビツト（」二値よりＤ
Ｂ 、Ｄ２ 、Ｄ＋ 、Ｄｏ ）の映像ブタＥ。に変換
するとともに、メモリＭに出力し、メモリＭは、制御回
路］２からのアドレス指定信号ＡＤおよび読み出し書き
込み信号Ｒ／Ｗに従って映（象データＥ。の最上位ビッ
トＤ３のデータＥｏ −ＭＳＢを読み込む。
つきに、メモリＭに読み込まれた１／２フィルド分のデ
ータは］／２フィールド後に、制御回路］２からのアド
レス指定信号ＡＤおよび読み出し書き込み信号Ｒ／Ｗに
従って、ＬＨ（水４１走査期間）おきに読み出されて、
第４図に示すような最」二値ビットよりなる３ビツト（
上位よりＤＢ。
ータは］／２フィールド後に、制御回路］２からのアド
レス指定信号ＡＤおよび読み出し書き込み信号Ｒ／Ｗに
従って、ＬＨ（水４１走査期間）おきに読み出されて、
第４図に示すような最」二値ビットよりなる３ビツト（
上位よりＤＢ。
ＤＢ 、ＤＢ ＝ｂ）の映像データＥＢとして加算・切
換え回路］４に出力される。
換え回路］４に出力される。
また、Ａ／Ｄ変換器３で変換された第４図に示すような
４ビツト（上位よりり、、Ｄ２．ＤＤｏ）の映像データ
Ｅ。は加算・切換え回路１４こ出力される。加算・切換
え回路］４は第３図に示すように、アンド回路３１〜３
６．オア回路３７〜３９．インバータ４０よりなる切換
回路４］と、加算器３０より構成され、加算器３０には
、映像データＥ。（上位よりＤＢ、Ｄ２．Ｄ、。
４ビツト（上位よりり、、Ｄ２．ＤＤｏ）の映像データ
Ｅ。は加算・切換え回路１４こ出力される。加算・切換
え回路］４は第３図に示すように、アンド回路３１〜３
６．オア回路３７〜３９．インバータ４０よりなる切換
回路４］と、加算器３０より構成され、加算器３０には
、映像データＥ。（上位よりＤＢ、Ｄ２．Ｄ、。
Ｄｏ）の」−位３ビットを正しい階調表示ができるよう
に並びかえた、第４図に示すような３ビツト（上位より
Ｄ２．Ｄ、、ＤＢ ＝ａ）のデータＥＡ′と、最下位ピ
ッＩ−Ｄ ｏが入力されて加算（ａ ＋Ｄ。−ａ ｒ
）され加算映像データＥＡ （（Ｄ２ 、Ｄ＋ 、Ｄ
Ｂ ） 十り。）として切換え回路４１に出力される。
に並びかえた、第４図に示すような３ビツト（上位より
Ｄ２．Ｄ、、ＤＢ ＝ａ）のデータＥＡ′と、最下位ピ
ッＩ−Ｄ ｏが入力されて加算（ａ ＋Ｄ。−ａ ｒ
）され加算映像データＥＡ （（Ｄ２ 、Ｄ＋ 、Ｄ
Ｂ ） 十り。）として切換え回路４１に出力される。
加算・切換え回路１４の切換え回路４１に入力された加
算器３０からの加算映像データＥＡ （（Ｄ２ 、
Ｉ）＋ 、 ＤＢ ）→−Ｄｏ）と、メモリＭからの最
上位ビットの映像ブタＥＢ （ＤＢ 、ＤＢ 、ＤＢ
）は、この切換え回路４］で制御回路］２からの切換え
信号ＳＥＬに従ってＩＨ（水平走査期間）毎に交互に出
力されブタＤＡＢとなって、シフトレジスタ１５に入力
される。そしてこのデータＤＡＢは制御回路］２のクロ
ック信号φＳに同期してシフトレジスタ］５に蓄えられ
る。このシフトレジスタ１５に蓄えられたデータＤＡＢ
は、セグメント駆動回路１６において制御回路］２から
のラッチ信号φｎによってＩＨ（水平走査期間）毎にラ
ッチされるとともに、反転信号φＦによって交流駆動を
行なうように極性反転する液晶駆動電圧ＶＬＣにレベル
シフトされ液晶表示パネル７のセグメント電極が駆動さ
れる。
算器３０からの加算映像データＥＡ （（Ｄ２ 、
Ｉ）＋ 、 ＤＢ ）→−Ｄｏ）と、メモリＭからの最
上位ビットの映像ブタＥＢ （ＤＢ 、ＤＢ 、ＤＢ
）は、この切換え回路４］で制御回路］２からの切換え
信号ＳＥＬに従ってＩＨ（水平走査期間）毎に交互に出
力されブタＤＡＢとなって、シフトレジスタ１５に入力
される。そしてこのデータＤＡＢは制御回路］２のクロ
ック信号φＳに同期してシフトレジスタ］５に蓄えられ
る。このシフトレジスタ１５に蓄えられたデータＤＡＢ
は、セグメント駆動回路１６において制御回路］２から
のラッチ信号φｎによってＩＨ（水平走査期間）毎にラ
ッチされるとともに、反転信号φＦによって交流駆動を
行なうように極性反転する液晶駆動電圧ＶＬＣにレベル
シフトされ液晶表示パネル７のセグメント電極が駆動さ
れる。
さらに、液晶表示パネル７のコモン側は、制御回路１２
からの２Ｈ（水平走査期間）のスタート信号ＳＴがシフ
トレジスタ１８．１９に入力されクロック信号φｎによ
ってＩＨ（水平走査期間）毎に順次シフトレジスタ内を
シフトされる。そのためシフトレジスタ１８．１９から
の各出力信号は、コモン電極駆動回路２０．２１がコモ
ン電極をそれぞれ２本づつ駆動するように、常時、出力
制御回路２２．２３に出力されるが出力制御回路２２．
２３は、水平同期信号φＨに同期してＩＨ（水平走査期
間）毎に反転する出力禁止信号ＩＮＨＩ、２に従ってＩ
Ｈ（水平走査期間）毎に交互に、シフトレジスタ１８．
１９からの出力信号Ｘ’ １〜Ｘ’ １２０ 、 Ｘ’
１２１〜Ｘ’２４０をそれぞれ対応したコモン電極駆
動回路２０．２１に加える。このコモン電極駆動回路２
０．２１は各出力信号Ｘ’ １〜Ｘ’ １２０ 、 Ｘ
’ １２１−Ｘ’ ２４０に対応して、反転信号φＦに
よって交流駆動を行なうように極性反転する液晶駆動電
圧ＶＬＣにレベルシフトされ液晶表示パネル７のコモン
電極に印加され、コモン電極を２本づつ駆動する。
からの２Ｈ（水平走査期間）のスタート信号ＳＴがシフ
トレジスタ１８．１９に入力されクロック信号φｎによ
ってＩＨ（水平走査期間）毎に順次シフトレジスタ内を
シフトされる。そのためシフトレジスタ１８．１９から
の各出力信号は、コモン電極駆動回路２０．２１がコモ
ン電極をそれぞれ２本づつ駆動するように、常時、出力
制御回路２２．２３に出力されるが出力制御回路２２．
２３は、水平同期信号φＨに同期してＩＨ（水平走査期
間）毎に反転する出力禁止信号ＩＮＨＩ、２に従ってＩ
Ｈ（水平走査期間）毎に交互に、シフトレジスタ１８．
１９からの出力信号Ｘ’ １〜Ｘ’ １２０ 、 Ｘ’
１２１〜Ｘ’２４０をそれぞれ対応したコモン電極駆
動回路２０．２１に加える。このコモン電極駆動回路２
０．２１は各出力信号Ｘ’ １〜Ｘ’ １２０ 、 Ｘ
’ １２１−Ｘ’ ２４０に対応して、反転信号φＦに
よって交流駆動を行なうように極性反転する液晶駆動電
圧ＶＬＣにレベルシフトされ液晶表示パネル７のコモン
電極に印加され、コモン電極を２本づつ駆動する。
即ち、液晶表示パネル７に、第４図に示すような加算映
像データＥＡ （（Ｄ２ 、Ｄ＋ 、Ｄ３ ）＋Ｄｏ
−ａ’ ）と、前記最上位ビットの映像データＥＢ
（Ｄ３ 、Ｄ３ 、Ｄ３ ＝ｂ）とが交互に表示され
ることにより、表示階調はａ’ 十すに比例する正しい
階調表示となる。
像データＥＡ （（Ｄ２ 、Ｄ＋ 、Ｄ３ ）＋Ｄｏ
−ａ’ ）と、前記最上位ビットの映像データＥＢ
（Ｄ３ 、Ｄ３ 、Ｄ３ ＝ｂ）とが交互に表示され
ることにより、表示階調はａ’ 十すに比例する正しい
階調表示となる。
第３図は前記加算・切換回路１４の一例を示し、加算器
３０と、アンド回路３１〜３６．オア回路３７〜３９．
インバータ４０よりなる切換回路４１より構成される。
３０と、アンド回路３１〜３６．オア回路３７〜３９．
インバータ４０よりなる切換回路４１より構成される。
即ち、第４図に示すような映像データＥ。（Ｄ３ （
ＭＳ Ｂ） 、 Ｄ２ 、 Ｉ）＋ 。
ＭＳ Ｂ） 、 Ｄ２ 、 Ｉ）＋ 。
ＤＯ（ＬＳＢ））が加算器３０の入力端Ａ３゜Ａ２．Ａ
Ｉ、Ｂｌに加えられる。この場合、映像データＥｏ（上
位より０３．Ｄ２ 、Ｉ）＋ 、Ｄｏ ）の上位３ビツ
トを並びかえた、第４図に示すような３ビツト（上位よ
りＤ２．Ｄ＋ 、Ｄ３−ａ）のデータＥＡ′が入力され
るように接続される。その結果、加算器３０の出力端Σ
３．Σ２．Σ１には、映像データＥｏ （上位よりり
、、Ｄ２゜Ｄ、、Ｄｏ）の上位３ビツトを並びかえた、
第４図に示すような３ビツト（上位よりＤ２．Ｄ、。
Ｉ、Ｂｌに加えられる。この場合、映像データＥｏ（上
位より０３．Ｄ２ 、Ｉ）＋ 、Ｄｏ ）の上位３ビツ
トを並びかえた、第４図に示すような３ビツト（上位よ
りＤ２．Ｄ＋ 、Ｄ３−ａ）のデータＥＡ′が入力され
るように接続される。その結果、加算器３０の出力端Σ
３．Σ２．Σ１には、映像データＥｏ （上位よりり
、、Ｄ２゜Ｄ、、Ｄｏ）の上位３ビツトを並びかえた、
第４図に示すような３ビツト（上位よりＤ２．Ｄ、。
Ｄ３−ａ）のデータＥＡ と、最下位ビットＤ。
を加算（ａ 十り。−ａ′）した加算映像データＥＡ
（（Ｄ２ 、Ｄ＋ 、Ｄ３ ）＋ＤＯ＝ａ’ ）が得
られる。この加算映像データＥＡ （（Ｄ２ 、Ｄ＋
。
（（Ｄ２ 、Ｄ＋ 、Ｄ３ ）＋ＤＯ＝ａ’ ）が得
られる。この加算映像データＥＡ （（Ｄ２ 、Ｄ＋
。
Ｄ３） ＋Ｄ。＝ａ’ ）はアンド回路３１〜３３の一
方の入力端に加えられ、データＥａ （最上位ビット
Ｄ３）はアンド回路３４〜３６の一方の入力端に加えら
れる。このアンド回路３４〜３６の他方の入力端には切
換え信号ＳＥＬが加えられ、前記アンド回路３１〜３３
の他方の入力端には切換え信号ＳＥＬがインバータ４０
を介して加えられる。前記アンド回路３１．３４の出力
はオア回路３７の入力端に、前記アンド回路３２．３５
の出力はオア回路３８の入力端に、前記アンド回路３３
．３６の出力はオア回路３９の入力端にそれぞれ加えら
れる。この結果、オア回路３７〜３９の出力端には上位
よりＤ Ｂ （Ｍ Ｓ Ｂ ） 、 ｐ ２ 。
方の入力端に加えられ、データＥａ （最上位ビット
Ｄ３）はアンド回路３４〜３６の一方の入力端に加えら
れる。このアンド回路３４〜３６の他方の入力端には切
換え信号ＳＥＬが加えられ、前記アンド回路３１〜３３
の他方の入力端には切換え信号ＳＥＬがインバータ４０
を介して加えられる。前記アンド回路３１．３４の出力
はオア回路３７の入力端に、前記アンド回路３２．３５
の出力はオア回路３８の入力端に、前記アンド回路３３
．３６の出力はオア回路３９の入力端にそれぞれ加えら
れる。この結果、オア回路３７〜３９の出力端には上位
よりＤ Ｂ （Ｍ Ｓ Ｂ ） 、 ｐ ２ 。
Ｄ、（ＬＳＢ）のデータＤＡＢが出力されシフトレジス
タ１５に加えられる。
タ１５に加えられる。
［発明の効果］
以上述べたように、本発明によれば、１／４フイールド
×１ビツト数の容量のメモリに１水平走査期間おきに記
憶された最上位ビットの映像データと、メモリを介さな
い生の映像データの上位３ビツトを並びかえて最下位ビ
ットを加算した映像データとを１水平走査期間毎に交互
に出力するようにして、セグメント電極を駆動するとと
もに、その映像データに対応したコモン電極を２本ずつ
駆動するものであるので、従来に比べて少ない容量のメ
モリを用いて、且つ、セグメント電極駆動回路のデータ
転送速度を速くせずに駆動周波数を２倍にし、しかも正
しい階調表示かできる液晶表示装置を提供できる。
×１ビツト数の容量のメモリに１水平走査期間おきに記
憶された最上位ビットの映像データと、メモリを介さな
い生の映像データの上位３ビツトを並びかえて最下位ビ
ットを加算した映像データとを１水平走査期間毎に交互
に出力するようにして、セグメント電極を駆動するとと
もに、その映像データに対応したコモン電極を２本ずつ
駆動するものであるので、従来に比べて少ない容量のメ
モリを用いて、且つ、セグメント電極駆動回路のデータ
転送速度を速くせずに駆動周波数を２倍にし、しかも正
しい階調表示かできる液晶表示装置を提供できる。
第１図〜第４図は本発明の一実施例を示すもので、第１
図は液晶駆動装置の回路構成を示すブロック図、第２図
は第１図の各部の波形及びデータの内容を示す説明図、
第３図は第１図の加算・切換え回路の一例を示す回路構
成図、第４図は第１図の各データの内容を示す説明図、
第５図は従来の液晶駆動装置の一例を示す構成説明図、
第６図は第５図の各部の波形及びデータの内容を示す説
明図である。 Ｍ・・メモリ、１・受信回路、３・Ａ／Ｄ変換器、７
・液晶表示パネル、１２・・・制御回路、１４・・・加
算・切換え回路、１５，１．８．１９・ シフトレジス
タ、］６・・・セグメント駆動回路、２０゜２１・・コ
モン電極駆動回路、２２２３・・出力制御回路。
図は液晶駆動装置の回路構成を示すブロック図、第２図
は第１図の各部の波形及びデータの内容を示す説明図、
第３図は第１図の加算・切換え回路の一例を示す回路構
成図、第４図は第１図の各データの内容を示す説明図、
第５図は従来の液晶駆動装置の一例を示す構成説明図、
第６図は第５図の各部の波形及びデータの内容を示す説
明図である。 Ｍ・・メモリ、１・受信回路、３・Ａ／Ｄ変換器、７
・液晶表示パネル、１２・・・制御回路、１４・・・加
算・切換え回路、１５，１．８．１９・ シフトレジス
タ、］６・・・セグメント駆動回路、２０゜２１・・コ
モン電極駆動回路、２２２３・・出力制御回路。
Claims (1)
- 【特許請求の範囲】 一連の映像データの少なくとも最上位ビットの映像デー
タが記憶される記憶手段と、 この記憶手段を介さない映像データの上位複数ビットを
所定の順序に並びかえたデータに最下位ビットを加算す
る加算手段と、 この加算手段で加算された映像データと前記記憶手段か
ら１水平走査期間おきに出力された少なくとも最上位ビ
ットの映像データとを１水平走査期間毎に交互に出力す
る切換え手段と、 この切換え手段からのデータに応じてセグメント電極を
駆動するセグメント電極駆動手段と、前記切換え手段か
ら出力される映像データに対応したコモン電極を複数本
づつ駆動するコモン電極駆動手段と を具備することを特徴とする液晶表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15173890A JPH0444092A (ja) | 1990-06-12 | 1990-06-12 | 液晶表示装置 |
| US07/702,777 US5376944A (en) | 1990-05-25 | 1991-05-17 | Liquid crystal display device with scanning electrode selection means |
| DE69121138T DE69121138T2 (de) | 1990-05-25 | 1991-05-24 | Flüssigkristallanzeigeeinrichtung |
| EP91108441A EP0458349B1 (en) | 1990-05-25 | 1991-05-24 | Liquid crystal display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15173890A JPH0444092A (ja) | 1990-06-12 | 1990-06-12 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0444092A true JPH0444092A (ja) | 1992-02-13 |
Family
ID=15525213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15173890A Pending JPH0444092A (ja) | 1990-05-25 | 1990-06-12 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0444092A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6590553B1 (en) | 1999-07-23 | 2003-07-08 | Nec Corporation | Liquid crystal display device and method for driving the same |
-
1990
- 1990-06-12 JP JP15173890A patent/JPH0444092A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6590553B1 (en) | 1999-07-23 | 2003-07-08 | Nec Corporation | Liquid crystal display device and method for driving the same |
| US7362304B2 (en) | 1999-07-23 | 2008-04-22 | Nec Corporation | Liquid crystal display device and method for driving the same |
| US7564443B2 (en) | 1999-07-23 | 2009-07-21 | Nec Corporation | Liquid crystal display device and method for driving the same |
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