JPH0311691B2 - - Google Patents
Info
- Publication number
- JPH0311691B2 JPH0311691B2 JP58089397A JP8939783A JPH0311691B2 JP H0311691 B2 JPH0311691 B2 JP H0311691B2 JP 58089397 A JP58089397 A JP 58089397A JP 8939783 A JP8939783 A JP 8939783A JP H0311691 B2 JPH0311691 B2 JP H0311691B2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- counting
- output
- signal
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/40—Gating or clocking signals applied to all stages, i.e. synchronous counters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
Description
【発明の詳細な説明】
本発明は同期式デイジタル回路において必要な
任意の各種のゲート信号を作成するための計数回
路に関する。
任意の各種のゲート信号を作成するための計数回
路に関する。
従来、この種の回路において、ゲート幅の異な
るゲート信号を作成するには計数速度の異なつた
別々の計数回路を設け、それらの出力信号を適宜
組合せる方法により実現していた。しかし、この
方法では計数回路が重複するため、多少複雑にも
なり、不経済な構成になるという欠点があつた。
るゲート信号を作成するには計数速度の異なつた
別々の計数回路を設け、それらの出力信号を適宜
組合せる方法により実現していた。しかし、この
方法では計数回路が重複するため、多少複雑にも
なり、不経済な構成になるという欠点があつた。
本発明の目的は互に異なつたゲート幅の任意の
繰返しゲート信号を得る計数回路において、従来
より簡易な構成となる複数の計数速度を持つ計数
回路を提供することにある。
繰返しゲート信号を得る計数回路において、従来
より簡易な構成となる複数の計数速度を持つ計数
回路を提供することにある。
前記目的を達成するために本発明による計数回
路は継続接続された第１、第２および第３の計数
手段と、前記第１の計数手段の出力が第１の所定
範囲内にあるとき前記第１の計数手段の出力を、
前記第３の計数手段の出力が第２の所定範囲内に
あるとき前記第３の計数手段の出力をそれぞれ前
記第２の計数手段のイネーブル信号とする手段と
を備え、前記第２の計数手段の出力信号をデコー
ドすることにより互いにゲート幅の異なる繰り返
しゲート信号を得るように構成してある。
路は継続接続された第１、第２および第３の計数
手段と、前記第１の計数手段の出力が第１の所定
範囲内にあるとき前記第１の計数手段の出力を、
前記第３の計数手段の出力が第２の所定範囲内に
あるとき前記第３の計数手段の出力をそれぞれ前
記第２の計数手段のイネーブル信号とする手段と
を備え、前記第２の計数手段の出力信号をデコー
ドすることにより互いにゲート幅の異なる繰り返
しゲート信号を得るように構成してある。
前記構成によれば本発明の目的は完全に達成で
きる。
きる。
以下、図面を参照して本発明をさらに詳しく説
明する。第１図は本発明による計数回路の一実施
例を示す回路図、第２図は第１図の回路の動作を
説明するための波形図である。第１図において、
１はクロツク信号入力端子、２は計数器９のリツ
プルキヤリー出力端子、３は計数器１０の初段出
力端子、４は計数器１０の次段出力端子、５は計
数器１０のリツプルキヤリー出力端子、６は計数
器１１の出力端子、７は計数器１０のイネーブル
入力端子、８は計数器１１のイネーブル入力端
子、９は自走形４進計数器、１０は計数を制御さ
れた４進計数器、１１は計数を制御された２進計
数器、１２は計数器９のリツプルキヤリー出力信
号と計数器１１の出力信号を合成するための論理
和ゲートである。
明する。第１図は本発明による計数回路の一実施
例を示す回路図、第２図は第１図の回路の動作を
説明するための波形図である。第１図において、
１はクロツク信号入力端子、２は計数器９のリツ
プルキヤリー出力端子、３は計数器１０の初段出
力端子、４は計数器１０の次段出力端子、５は計
数器１０のリツプルキヤリー出力端子、６は計数
器１１の出力端子、７は計数器１０のイネーブル
入力端子、８は計数器１１のイネーブル入力端
子、９は自走形４進計数器、１０は計数を制御さ
れた４進計数器、１１は計数を制御された２進計
数器、１２は計数器９のリツプルキヤリー出力信
号と計数器１１の出力信号を合成するための論理
和ゲートである。
第２図において、１〜６は第１図の１〜６の各
端子に表われる、または加える信号の電圧波形を
それぞれ示すものである。１３の計数器１０の出
力信号である３と４をデコードして作つたゲート
信号の１例である。
端子に表われる、または加える信号の電圧波形を
それぞれ示すものである。１３の計数器１０の出
力信号である３と４をデコードして作つたゲート
信号の１例である。
なお、本実施例では特許請求の範囲に記載した
第１の計数手段の第１の所定範囲内とは自走形４
進計数器９の出力のハイレベル期間を、第３の計
数手段の第２の所定範囲内とは４進計数器１０の
出力のハイレベル期間をそれぞれ意味する。
第１の計数手段の第１の所定範囲内とは自走形４
進計数器９の出力のハイレベル期間を、第３の計
数手段の第２の所定範囲内とは４進計数器１０の
出力のハイレベル期間をそれぞれ意味する。
第１図の回路において、回路が正常に働くよう
に電源が加えられ、端子１に第２図の１で示すよ
うなクロツク信号が供給されると、まず計数器９
が動作を開始し、クロツクを４ケ計数したとき、
端子２に第２図の２で示すような１クロツク幅の
リツプルキヤリー信号を出力する。このリツプル
キヤリー信号は論理和ゲート１２を通つて計数器
１０のイネーブル入力端子７に供給される。計数
器１０はイネーブル入力端子７に信号が供給され
ている間だけクロツクを計数するよう動作するの
で、１クロツク幅のリツプルキヤリー信号がイネ
ーブル入力端子７に供給されている間に計数器１
０はクロツクを１ケだけ計数する。すなわちこの
場合、計数器１０は初段の計数器９の出力するリ
ツプルキヤリー信号の個数を計数しているとも見
ることができる。したがつて計数器１０は計数器
９のリツプルキヤリー信号を４ケ計数したとき、
端子５に第２図の５で示すような１クロツク幅の
リツプルキヤリー信号を出力する。このリツプル
キヤリー信号は次段の計数器１１のイネーブル入
力端子８に供給される。計数器１１は計数器１０
と同様に、イネーブル入力端子８に信号が供給さ
れている間だけクロツクを計数するように動作す
るので、計数器１０のリツプルキヤリー信号の個
数を計数していると見ることができる。
に電源が加えられ、端子１に第２図の１で示すよ
うなクロツク信号が供給されると、まず計数器９
が動作を開始し、クロツクを４ケ計数したとき、
端子２に第２図の２で示すような１クロツク幅の
リツプルキヤリー信号を出力する。このリツプル
キヤリー信号は論理和ゲート１２を通つて計数器
１０のイネーブル入力端子７に供給される。計数
器１０はイネーブル入力端子７に信号が供給され
ている間だけクロツクを計数するよう動作するの
で、１クロツク幅のリツプルキヤリー信号がイネ
ーブル入力端子７に供給されている間に計数器１
０はクロツクを１ケだけ計数する。すなわちこの
場合、計数器１０は初段の計数器９の出力するリ
ツプルキヤリー信号の個数を計数しているとも見
ることができる。したがつて計数器１０は計数器
９のリツプルキヤリー信号を４ケ計数したとき、
端子５に第２図の５で示すような１クロツク幅の
リツプルキヤリー信号を出力する。このリツプル
キヤリー信号は次段の計数器１１のイネーブル入
力端子８に供給される。計数器１１は計数器１０
と同様に、イネーブル入力端子８に信号が供給さ
れている間だけクロツクを計数するように動作す
るので、計数器１０のリツプルキヤリー信号の個
数を計数していると見ることができる。
ここで本回路では計数器１１の出力信号を論理
和ゲート１２を通して、計数器１０のイネーブル
入力端子７に供給している。このようにすると計
数器１０はイネーブル入力端子７に信号が供給さ
れている間、すなわち計数器１１の出力端子６に
信号が出ている間クロツクを計数するので、計数
器９のリツプルキヤリー信号とは無関係にクロツ
クを計数し続け、やがて端子５に再びリツプルキ
ヤリー信号が出力される。端子５に再びリツプル
キヤリー信号が出力されると計数器１１は再びク
ロツクを１ケ計数し、出力信号は第２図の６に示
すように再び出なくなる。その結果計数器１０の
イネーブル入力信号が無くなるので計数器１０の
計数動作は停止し、初期の状態に戻る。以上の動
作は第２図の電圧波形で明白な通り、計数器１０
のイネーブル入力端子に計数器１１の出力からの
帰還信号がない場合は、計数器１０の計数速度は
クロツクの計測器９の計数分の１の速度である
が、計数器１０のイネーブル入力端子に、計数器
１１の出力からの帰還信号がある場合には計数器
１０の計数速度は計数器１０に供給されているク
ロツクの速度で計数することになる。
和ゲート１２を通して、計数器１０のイネーブル
入力端子７に供給している。このようにすると計
数器１０はイネーブル入力端子７に信号が供給さ
れている間、すなわち計数器１１の出力端子６に
信号が出ている間クロツクを計数するので、計数
器９のリツプルキヤリー信号とは無関係にクロツ
クを計数し続け、やがて端子５に再びリツプルキ
ヤリー信号が出力される。端子５に再びリツプル
キヤリー信号が出力されると計数器１１は再びク
ロツクを１ケ計数し、出力信号は第２図の６に示
すように再び出なくなる。その結果計数器１０の
イネーブル入力信号が無くなるので計数器１０の
計数動作は停止し、初期の状態に戻る。以上の動
作は第２図の電圧波形で明白な通り、計数器１０
のイネーブル入力端子に計数器１１の出力からの
帰還信号がない場合は、計数器１０の計数速度は
クロツクの計測器９の計数分の１の速度である
が、計数器１０のイネーブル入力端子に、計数器
１１の出力からの帰還信号がある場合には計数器
１０の計数速度は計数器１０に供給されているク
ロツクの速度で計数することになる。
以上の説明で明らかなように本発明による計数
回路は３個の計数部を継続接続して順次計数を行
なうようにし、最終段の計数器出力を中段の計数
器に帰還させることにより、中段の計数器に初段
が計数するクロツクも計数させるように構成する
ことにより複数の計数速度をもつた計数回路とし
て動作させることができる。したがつて、この簡
易な構成の計数回路１個でゲート幅の異なつた任
意の繰返しゲート信号を得られるという効果があ
る。
回路は３個の計数部を継続接続して順次計数を行
なうようにし、最終段の計数器出力を中段の計数
器に帰還させることにより、中段の計数器に初段
が計数するクロツクも計数させるように構成する
ことにより複数の計数速度をもつた計数回路とし
て動作させることができる。したがつて、この簡
易な構成の計数回路１個でゲート幅の異なつた任
意の繰返しゲート信号を得られるという効果があ
る。
なお、本発明の変形例として計数器の段数、帰
還回路の出力端子を変えたり、各計数器へ供給す
るクロツク信号を適当に変えたりする構成が考え
られる。
還回路の出力端子を変えたり、各計数器へ供給す
るクロツク信号を適当に変えたりする構成が考え
られる。
第１図は本発明による計数回路の実施例を示す
回路図、第２図は第１図の動作を説明するための
各部および使用例の電圧波形図である。 １……クロツク信号入力端子、２……計数器９
のリツプルキヤリー出力端子、３……計数器１０
の初段の出力端子、４……計数器１０の次段の出
力端子、５……計数器１０のリツプルキヤリー出
力端子、６……計数器１１の出力端子、７……計
数器１０のイネーブル信号入力端子、８……計数
器１１のイネーブル信号入力端子、９……自走形
４進計数器、１０……計数を制御された４進計数
器、１１……計数を制御された２進計数器、１２
……論理和ゲート。
回路図、第２図は第１図の動作を説明するための
各部および使用例の電圧波形図である。 １……クロツク信号入力端子、２……計数器９
のリツプルキヤリー出力端子、３……計数器１０
の初段の出力端子、４……計数器１０の次段の出
力端子、５……計数器１０のリツプルキヤリー出
力端子、６……計数器１１の出力端子、７……計
数器１０のイネーブル信号入力端子、８……計数
器１１のイネーブル信号入力端子、９……自走形
４進計数器、１０……計数を制御された４進計数
器、１１……計数を制御された２進計数器、１２
……論理和ゲート。
Claims (1)
- １ 継続接続された第１、第２および第３の計数
手段と、前記第１の計数手段の出力が第１の所定
範囲内にあるとき前記第１の計数手段の出力を、
前記第３の計数手段の出力が第２の所定範囲内に
あるとき前記第３の計数手段の出力をそれぞれ前
記第２の計数手段のイネーブル信号とする手段と
を備え、前記第２の計数手段の出力信号をデコー
ドすることにより互いにゲート幅の異なる繰り返
しゲート信号を得るように構成したことを特徴と
する計数回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58089397A JPS59215126A (ja) | 1983-05-20 | 1983-05-20 | 複数の計数速度を持つ計数回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58089397A JPS59215126A (ja) | 1983-05-20 | 1983-05-20 | 複数の計数速度を持つ計数回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59215126A JPS59215126A (ja) | 1984-12-05 |
| JPH0311691B2 true JPH0311691B2 (ja) | 1991-02-18 |
Family
ID=13969510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58089397A Granted JPS59215126A (ja) | 1983-05-20 | 1983-05-20 | 複数の計数速度を持つ計数回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59215126A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233393Y2 (ja) * | 1978-02-21 | 1987-08-26 | ||
| JPS5812210B2 (ja) * | 1978-03-23 | 1983-03-07 | 株式会社トクヤマ | 塩化カルシウムの乾燥方法 |
-
1983
- 1983-05-20 JP JP58089397A patent/JPS59215126A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59215126A (ja) | 1984-12-05 |
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