JPS6322344B2 - - Google Patents
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- JPS6322344B2 JPS6322344B2 JP57233539A JP23353982A JPS6322344B2 JP S6322344 B2 JPS6322344 B2 JP S6322344B2 JP 57233539 A JP57233539 A JP 57233539A JP 23353982 A JP23353982 A JP 23353982A JP S6322344 B2 JPS6322344 B2 JP S6322344B2
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- JP
- Japan
- Prior art keywords
- semaphore
- bus
- access
- microprocessor
- signal
- Prior art date
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- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、複数のマイクロプロセツサ等を持つ
たマルチ・プロセツサ・システムにおいて、複数
のマイクロ・プロセツサ間で共有資源（例えば共
有メモリ等）をアクセスする場合の協調を改良し
たマルチ・プロセツサ・システムの共有資源アク
セス方式に関する。
たマルチ・プロセツサ・システムにおいて、複数
のマイクロ・プロセツサ間で共有資源（例えば共
有メモリ等）をアクセスする場合の協調を改良し
たマルチ・プロセツサ・システムの共有資源アク
セス方式に関する。
近年、マイクロプロセツサの低価格化に伴な
い、１つのシステムに複数個のマイクロプロセツ
サを備え、これらのマイクロプロセツサを協調さ
せながら使用するマルチプロセツシングが急速に
発展してきている。その理由は、システムのタス
クについて負荷分散および機能分散が実現できる
こと。また、並列に動作する独立したマイクロプ
ロセツサに分散すれば、全体のパフオーマンスが
大幅に向上すること。また、マルチプロセシング
は、設計のモジユール化が図れてシステムの保守
や拡張が比較的容易になることなどが挙げられ
る。
い、１つのシステムに複数個のマイクロプロセツ
サを備え、これらのマイクロプロセツサを協調さ
せながら使用するマルチプロセツシングが急速に
発展してきている。その理由は、システムのタス
クについて負荷分散および機能分散が実現できる
こと。また、並列に動作する独立したマイクロプ
ロセツサに分散すれば、全体のパフオーマンスが
大幅に向上すること。また、マルチプロセシング
は、設計のモジユール化が図れてシステムの保守
や拡張が比較的容易になることなどが挙げられ
る。
ところで、従来のこの種のマルチ・プロセツ
サ・システムは、第１図のようにマルチバス１に
それぞれローカルバス２，２を介して複数のマス
タ３，３が接続され、さらに同マルチバス１に入
出力制御器Ｉ／Ｏ４およびシステムメモリ５が接
続されている。各マスタ３は、マイクロプロセツ
サ３ａと、ローカル入出力制御器３ｂと、ローカ
ルメモリ３ｃと、バツフア３ｄとを有し、マスタ
３のマイクロプロセツサ３ａからローカルバス
２、マルチバス１を介して入出力制御器４にアド
レスを送出し、同入出力制御器４によつてシステ
ム・メモリ５から必要なデータを読出してユーザ
Ｉ／Ｏへ、或いはマスタ３へ返送する構成となつ
ている。図中、４ａ，５ａはアドレスバス、４
ｂ，５ｂはデータバス、４ｃ，５ｃは応答ライン
である。従つて、このようなシステムは、入出力
制御器４を変更する場合例えばフロツピーをハー
ド・デイスクに置き換える場合、変更の影響は入
出力制御器４に留まり、マイクロプロセツサ３ａ
やアプリケーシヨン・ソフトウエアはそのまま使
用できる。
サ・システムは、第１図のようにマルチバス１に
それぞれローカルバス２，２を介して複数のマス
タ３，３が接続され、さらに同マルチバス１に入
出力制御器Ｉ／Ｏ４およびシステムメモリ５が接
続されている。各マスタ３は、マイクロプロセツ
サ３ａと、ローカル入出力制御器３ｂと、ローカ
ルメモリ３ｃと、バツフア３ｄとを有し、マスタ
３のマイクロプロセツサ３ａからローカルバス
２、マルチバス１を介して入出力制御器４にアド
レスを送出し、同入出力制御器４によつてシステ
ム・メモリ５から必要なデータを読出してユーザ
Ｉ／Ｏへ、或いはマスタ３へ返送する構成となつ
ている。図中、４ａ，５ａはアドレスバス、４
ｂ，５ｂはデータバス、４ｃ，５ｃは応答ライン
である。従つて、このようなシステムは、入出力
制御器４を変更する場合例えばフロツピーをハー
ド・デイスクに置き換える場合、変更の影響は入
出力制御器４に留まり、マイクロプロセツサ３ａ
やアプリケーシヨン・ソフトウエアはそのまま使
用できる。
しかし、このようなシステムは、共有資源であ
るシステムメモリ５の共有メモリ領域に対するア
クセスを管理しないこと、一方のマイクロプロセ
ツサ３ａが書き換えている間に、他方のマイクロ
プロセツサ３ａがシステムメモリ５に現在書き込
んでいると誤まつたデータを読み取つてしまう。
このような事態を防ぐために、マイクロプロセツ
サ３ａからマルチバス１に対して共有メモリ領域
が使えるか、使えないか（使用中）を示すフラグ
をたてることが行なわれている。このフラグをセ
マフオアと呼んでいる。例えばセマフオアの値が
“１”のときには使用できない、“０”のときには
使用できるものとすると、マルチバス１を共有す
るマイクロプロセツサ３ａ，３ａの間でセマフオ
アの値に使えると示されていれば、何れかのマイ
クロプロセツサ３ａはその共有メモリ領域の使用
時にセマフオアをセツトし、使用後はクリアする
様に取り決めておけばよい。
るシステムメモリ５の共有メモリ領域に対するア
クセスを管理しないこと、一方のマイクロプロセ
ツサ３ａが書き換えている間に、他方のマイクロ
プロセツサ３ａがシステムメモリ５に現在書き込
んでいると誤まつたデータを読み取つてしまう。
このような事態を防ぐために、マイクロプロセツ
サ３ａからマルチバス１に対して共有メモリ領域
が使えるか、使えないか（使用中）を示すフラグ
をたてることが行なわれている。このフラグをセ
マフオアと呼んでいる。例えばセマフオアの値が
“１”のときには使用できない、“０”のときには
使用できるものとすると、マルチバス１を共有す
るマイクロプロセツサ３ａ，３ａの間でセマフオ
アの値に使えると示されていれば、何れかのマイ
クロプロセツサ３ａはその共有メモリ領域の使用
時にセマフオアをセツトし、使用後はクリアする
様に取り決めておけばよい。
ここで問題となる点は、一方のマイクロプロセ
ツサ３ａが“使用可”と判断し、セマフオアをセ
ツトしようとする場合のバスサイクルのすき間
で、別のプロセツサ３ａがまだセツトされていな
いセマフオアをチエツクし、使用可と判断してし
まうことである。この問題はセマフオアをチエツ
クしセツトする間をバスロツクし、他のマイクロ
プロセツサ３ａにセマフオアをアクセスさせない
ことで解決できる。
ツサ３ａが“使用可”と判断し、セマフオアをセ
ツトしようとする場合のバスサイクルのすき間
で、別のプロセツサ３ａがまだセツトされていな
いセマフオアをチエツクし、使用可と判断してし
まうことである。この問題はセマフオアをチエツ
クしセツトする間をバスロツクし、他のマイクロ
プロセツサ３ａにセマフオアをアクセスさせない
ことで解決できる。
最近の16ビツト系マイクロプロセツサでは、マ
イクロプロセツサシステムを構成しやすいよう
に、バスロツクが簡単にできるようになつてい
る。
イクロプロセツサシステムを構成しやすいよう
に、バスロツクが簡単にできるようになつてい
る。
以下、バスロツクにつき、インテル社のiAP×
86／10、iAPX88／10（8086，8088）の例を示す。
従来のマルチプロセツシング・システムは協調の
問題が障害になつていたが、この２つのマイクロ
プロセツサは、そのための機能を初めから内蔵さ
れている。マキシマム・モードに設定した
iAPX86／10、iAPX88／10からはバスロツク信
号（以下、Lock信号と指称する）が出力される。
Lockは、１バイトのLockプレフイクス命令を
EU（Execution Unit）が実行した時、BIU（Bus
Interface Unit）が発する信号で、このプレフイ
クスを持つ命令の実行中は、アクテイブ状態を保
つ。ただし、Lockプレフイクスは割込みには関
係しない。この間、別のプロセスからバスの使用
要求が出されてもマイクロプロセツサはそれを記
録するだけで、ロツクした命令の実行が終了する
まで、受付けは待たされる。Lock信号がアクテ
イブになるのは１命令の間だけである。Lockプ
レフイクスを付けた命令を２つ並べても、間にロ
ツクされない時間が存在するのである。なお反復
ストリング命令をロツクした場合は、１ブロツク
処理の間Lockはアクテイブ状態を保つ。
86／10、iAPX88／10（8086，8088）の例を示す。
従来のマルチプロセツシング・システムは協調の
問題が障害になつていたが、この２つのマイクロ
プロセツサは、そのための機能を初めから内蔵さ
れている。マキシマム・モードに設定した
iAPX86／10、iAPX88／10からはバスロツク信
号（以下、Lock信号と指称する）が出力される。
Lockは、１バイトのLockプレフイクス命令を
EU（Execution Unit）が実行した時、BIU（Bus
Interface Unit）が発する信号で、このプレフイ
クスを持つ命令の実行中は、アクテイブ状態を保
つ。ただし、Lockプレフイクスは割込みには関
係しない。この間、別のプロセスからバスの使用
要求が出されてもマイクロプロセツサはそれを記
録するだけで、ロツクした命令の実行が終了する
まで、受付けは待たされる。Lock信号がアクテ
イブになるのは１命令の間だけである。Lockプ
レフイクスを付けた命令を２つ並べても、間にロ
ツクされない時間が存在するのである。なお反復
ストリング命令をロツクした場合は、１ブロツク
処理の間Lockはアクテイブ状態を保つ。
ミニマム・モードにセツトしたiAP×86／10、
iAP×88／10にはLock信号はない。しかし、
Lockプレフイクスを使うと、DMAコントローラ
からCPUへのHOLD要求に対するCPUのHLDA
の応答を、ロツクした命令の実行が終わるまで遅
らせることができる。
iAP×88／10にはLock信号はない。しかし、
Lockプレフイクスを使うと、DMAコントローラ
からCPUへのHOLD要求に対するCPUのHLDA
の応答を、ロツクした命令の実行が終わるまで遅
らせることができる。
Lock信号は、単に情報を提供するにすぎない。
Lockがアクテイブの間バスにアクセスしないよ
うにするのは、共有バス上の他のマイクロプロセ
ツサの責任である。8289「バス・アービタ」を使
つて共有バスのアクセスを制御しているシステム
では、Lockを8289に入力し、これがアクテイブ
の間バスを解放しないようにすればよい。Lock
は、マルチプロセシング・システムで、バツフア
やポインタのような共有メモリ領域に対するアク
セスの協調に使つてもよい。共有メモリ領域のア
クセスを管理していないと、別のマイクロプロセ
ツサが書き換えている間に、誤つた値を読んでし
まうことである。
Lockがアクテイブの間バスにアクセスしないよ
うにするのは、共有バス上の他のマイクロプロセ
ツサの責任である。8289「バス・アービタ」を使
つて共有バスのアクセスを制御しているシステム
では、Lockを8289に入力し、これがアクテイブ
の間バスを解放しないようにすればよい。Lock
は、マルチプロセシング・システムで、バツフア
やポインタのような共有メモリ領域に対するアク
セスの協調に使つてもよい。共有メモリ領域のア
クセスを管理していないと、別のマイクロプロセ
ツサが書き換えている間に、誤つた値を読んでし
まうことである。
一方、ハイパーフオーマンスを意図して設計さ
れた16ビツト系マイクロプロセツサに対し、８ビ
ツト系マイクロプロセツサ（インテル社8085A、
ザイログ社Z80など）では、バスロツクのための
機能がなく、ソフトウエアでバスロツク信号を発
生させている。インテル社の8085Aでは、シリア
ルデータ出力をバスアビータのオーバライド入力
に入れることによつて、他のマイクロプロセツサ
からの共有メモリ領域へのアクセスを防ぐもので
ある。8085Aの命令では、セマフオアの内容をチ
エツクし、使用不可能の場合にセマフオアをセツ
トする間、マイクロプロセツサの基本クロツクで
58クロツク分バスをロツクする。8085Aの最高ス
ピードは１クロツク0.2μsであつて、この時、58
×0.2＝11.6μs間他マイクロプロセツサからの共
有メモリ領域のアクセスは不可能となる。この時
間は、高速伝送を行なう場合（例えば、ビツトシ
リアル伝送を行なう場合、1Mbaudでは、8μs周
期で、共有メモリ領域をアクセスできなければな
らない）には、致命的な障害となる。このため、
マルチプロセツサ構成でシステムの機能分散を図
りつつ、高速伝送を行うシステムでは、このバス
ロツク時間の長い点がネツクとなり伝送速度を速
くできなかつた。
れた16ビツト系マイクロプロセツサに対し、８ビ
ツト系マイクロプロセツサ（インテル社8085A、
ザイログ社Z80など）では、バスロツクのための
機能がなく、ソフトウエアでバスロツク信号を発
生させている。インテル社の8085Aでは、シリア
ルデータ出力をバスアビータのオーバライド入力
に入れることによつて、他のマイクロプロセツサ
からの共有メモリ領域へのアクセスを防ぐもので
ある。8085Aの命令では、セマフオアの内容をチ
エツクし、使用不可能の場合にセマフオアをセツ
トする間、マイクロプロセツサの基本クロツクで
58クロツク分バスをロツクする。8085Aの最高ス
ピードは１クロツク0.2μsであつて、この時、58
×0.2＝11.6μs間他マイクロプロセツサからの共
有メモリ領域のアクセスは不可能となる。この時
間は、高速伝送を行なう場合（例えば、ビツトシ
リアル伝送を行なう場合、1Mbaudでは、8μs周
期で、共有メモリ領域をアクセスできなければな
らない）には、致命的な障害となる。このため、
マルチプロセツサ構成でシステムの機能分散を図
りつつ、高速伝送を行うシステムでは、このバス
ロツク時間の長い点がネツクとなり伝送速度を速
くできなかつた。
本発明は、複数のマイクロプロセツサが共有資
源に対するアクセスの協調をとるためのハードウ
エアを持たないマルチ・プロセツサ・システムに
おいて、バスロツクの時間を最小にし、かつ共有
資源に対しアクセスの協調をとることをマルチバ
スの制御信号を利用して行なうマルチ・プロセツ
サ・システムの共有資源アクセス方式を提供する
ことにある。
源に対するアクセスの協調をとるためのハードウ
エアを持たないマルチ・プロセツサ・システムに
おいて、バスロツクの時間を最小にし、かつ共有
資源に対しアクセスの協調をとることをマルチバ
スの制御信号を利用して行なうマルチ・プロセツ
サ・システムの共有資源アクセス方式を提供する
ことにある。
本発明は、複数のマイクロプロセツサで構成さ
れたマルチ・プロセツサ・システムにおいて、前
記マイクロプロセツサがバスロツク機能を持たな
い場合、共有資源のアクセスの協調を保つために
各マイクロプロセツサから共通にアクセス可能で
あり、かつマルチ・プロセツサ・システムのロー
カルバスのバスコントローラ信号とシステムバス
コントローラ信号の変化するタイミングの差を利
用して、内蔵するフリツプ・フロツプの出力のリ
ードとライトを行なうセマフオア回路を備えたマ
ルチ・プロセツサ・システムの共有資源アクセス
方式である。
れたマルチ・プロセツサ・システムにおいて、前
記マイクロプロセツサがバスロツク機能を持たな
い場合、共有資源のアクセスの協調を保つために
各マイクロプロセツサから共通にアクセス可能で
あり、かつマルチ・プロセツサ・システムのロー
カルバスのバスコントローラ信号とシステムバス
コントローラ信号の変化するタイミングの差を利
用して、内蔵するフリツプ・フロツプの出力のリ
ードとライトを行なうセマフオア回路を備えたマ
ルチ・プロセツサ・システムの共有資源アクセス
方式である。
次に、本発明の一実施例について第２図ないし
第６図を参照して説明する。なお、第２図はマル
チバスに接続されるシステムメモリの構成図、第
３図は第２図のセマフオア回路の一具体例を示す
図、第４図はアドレスマツプ図、第５図および第
６図はセマフオアリードおよびライトのタイミン
グ図である。第２図において１１は複数のマイク
ロプロセツサ（図示せず）などが接続されるマル
チバスであつて、これはアドレスバス１１Ａ、デ
ータバス１１Ｂを持つている。１２はアドレスバ
ス１１Ａから入力されるシステムアドレスをデコ
ードするデコーダ、１３ａ，１３ｂはデコーダ１
２からのメモリチツプセレクト信号MCによつて
メモリ領域をセレクトされる共有メモリ、１４は
セマフオア回路であつて、これにはセマフオアセ
レクト信号SSおよびシステムメモリリードコン
トロール信号MRDC、システムメモリライトコ
ントロール信号MWTCが入力されるようになつ
ている。
第６図を参照して説明する。なお、第２図はマル
チバスに接続されるシステムメモリの構成図、第
３図は第２図のセマフオア回路の一具体例を示す
図、第４図はアドレスマツプ図、第５図および第
６図はセマフオアリードおよびライトのタイミン
グ図である。第２図において１１は複数のマイク
ロプロセツサ（図示せず）などが接続されるマル
チバスであつて、これはアドレスバス１１Ａ、デ
ータバス１１Ｂを持つている。１２はアドレスバ
ス１１Ａから入力されるシステムアドレスをデコ
ードするデコーダ、１３ａ，１３ｂはデコーダ１
２からのメモリチツプセレクト信号MCによつて
メモリ領域をセレクトされる共有メモリ、１４は
セマフオア回路であつて、これにはセマフオアセ
レクト信号SSおよびシステムメモリリードコン
トロール信号MRDC、システムメモリライトコ
ントロール信号MWTCが入力されるようになつ
ている。
第３図はセマフオア回路１４の具体例であつ
て、対象とするマイクロプロセツサの種類は特に
問わないが例えばインテル社の8085Aを用いたマ
ルチ・プロセツサ・システムの構成例をとつて述
べる。マルチプロセツサがマルチバス１１のアド
レスバス１１Ａを介して共有メモリ１３ａ，１３
ｂをアクセスすると、デコーダ１２はシステムア
ドレスをデコードし、システムアドレスの内容に
応じた共有メモリ１３ａ，１３ｂのメモリチツプ
セレクト信号MCを発生する。このセマフオア回
路１４は、第４図のアドレスマツプに示されてい
るように、システムアドレス空間ST内の一部に
セマフオア占有部分SDが割り付けられているの
で、デコーダ１２からはそのためのセマフオアセ
レクト信号SSが発生されるようになつている。
１４ａ，１４ｂは“ローレベルＬ”アクテイブ入
力のNANDゲートであつて、各前記セマフオア
セレクト信号SSとシステムメモリリードコント
ロール信号MRDCとシステムメモリライトコン
トロール信号MWTCとの負の論理積をとり、セ
マフオアリード信号Ｓ１、セマフオアライト信号
Ｓ２を出力するようになつている。セマフオアリ
ード信号Ｓ１はＤタイプFF（例えば74LS74）１
４ｃのクロツク端子CPと３状態バツフア１４ｄ
（例えば74LS125）のゲート端子に入力される。
一方、セマフオアライト信号Ｓ２はＤタイプFF
１４ｃのリセツト端子Ｒに入力される。Ｄタイプ
FF１４ｃのセツト端子Ｓとデータ入力端子Ｄは
それぞれ＋5Vに接続されていて、セツト機能は
インアクテイブ、クロツクの立ち上りエツジでＤ
タイプFF１４ｃのＱ端子はＨレベルになるよう
になつている。また、セマフオアライト信号Ｓ２
がアクテイブ（論理レベルＬ）で、このＱ端子は
ＨからＬへ変化する。３状態バツフア１４ｄの入
力側にはＤタイプFF１４ｃのＱ端子が接続され、
出力側はシステムデータバスに接続されている。
セマフオアリード信号Ｓ１がアクテイブＬの時、
３状態バツフア１４ｄ出力はオープンとなり、Ｄ
タイプFF１４ｃのＱ端子の状態はシステムデー
タバスへ読み出される。第３図は１つのセマフオ
ア回路１４であるが、任意の数に増すことができ
る。
て、対象とするマイクロプロセツサの種類は特に
問わないが例えばインテル社の8085Aを用いたマ
ルチ・プロセツサ・システムの構成例をとつて述
べる。マルチプロセツサがマルチバス１１のアド
レスバス１１Ａを介して共有メモリ１３ａ，１３
ｂをアクセスすると、デコーダ１２はシステムア
ドレスをデコードし、システムアドレスの内容に
応じた共有メモリ１３ａ，１３ｂのメモリチツプ
セレクト信号MCを発生する。このセマフオア回
路１４は、第４図のアドレスマツプに示されてい
るように、システムアドレス空間ST内の一部に
セマフオア占有部分SDが割り付けられているの
で、デコーダ１２からはそのためのセマフオアセ
レクト信号SSが発生されるようになつている。
１４ａ，１４ｂは“ローレベルＬ”アクテイブ入
力のNANDゲートであつて、各前記セマフオア
セレクト信号SSとシステムメモリリードコント
ロール信号MRDCとシステムメモリライトコン
トロール信号MWTCとの負の論理積をとり、セ
マフオアリード信号Ｓ１、セマフオアライト信号
Ｓ２を出力するようになつている。セマフオアリ
ード信号Ｓ１はＤタイプFF（例えば74LS74）１
４ｃのクロツク端子CPと３状態バツフア１４ｄ
（例えば74LS125）のゲート端子に入力される。
一方、セマフオアライト信号Ｓ２はＤタイプFF
１４ｃのリセツト端子Ｒに入力される。Ｄタイプ
FF１４ｃのセツト端子Ｓとデータ入力端子Ｄは
それぞれ＋5Vに接続されていて、セツト機能は
インアクテイブ、クロツクの立ち上りエツジでＤ
タイプFF１４ｃのＱ端子はＨレベルになるよう
になつている。また、セマフオアライト信号Ｓ２
がアクテイブ（論理レベルＬ）で、このＱ端子は
ＨからＬへ変化する。３状態バツフア１４ｄの入
力側にはＤタイプFF１４ｃのＱ端子が接続され、
出力側はシステムデータバスに接続されている。
セマフオアリード信号Ｓ１がアクテイブＬの時、
３状態バツフア１４ｄ出力はオープンとなり、Ｄ
タイプFF１４ｃのＱ端子の状態はシステムデー
タバスへ読み出される。第３図は１つのセマフオ
ア回路１４であるが、任意の数に増すことができ
る。
次に、第３図のように構成されたセマフオア回
路の作用を説明する。セマフオアリードの場合に
は第５図に示すように、マルチバス１１に接続さ
れているマイクロプロセツサ又はDMAコントロ
ーラからローカルバス・コントロール信号
MEMRが出力される。メモリがシステムアドレ
ス空間STに置かれている場合にはバスアービタ
よりシステムバスコントロール信号MRDCが発
生される。この時、他マイクロプロセツサがマル
チバス１１を使用している場合はビジイ状態で待
ちの状態となるので、システムバス・コントロー
ル信号MRDCが出るまでの時間は一定しない。
セマフオアに対してリードを行うと、デユーダ１
２の出力とANDがとられセマフオアリード信号
Ｓ１が発生する。システムバス・コントロール信
号MRDCはローカルバス・コントロール信号
MEMRがインアクテイブになつた後にインアク
テイブになるので、信号Ｓ１がインアクテイブに
なるタイミングも信号MEMRがインアクテイブ
になるタイミングよりも遅れる。したがつて、マ
イクロプロセツサがセマフオアをリードする場合
は、信号Ｓ１で３状態バツフア１４ｄのゲートが
開いている間に信号MEMRでＤタイプFF１４ｃ
のＱ出力の状態をリードする。マイクロプロセツ
サがリードし終つた直後、信号MRDCの立上り
エツジでＤタイプFF１４ｃのＱ出力はＨレベル
になる。もともとＱ出力がＨレベルの時にはその
ままとする。なお、Ｑ―１は以前からリセツト状
態にある場合のＤタイプFF１４ｃのＱ出力、Ｑ
−２は以前からセツト状態にある場合のＤタイプ
FF１４ｃのＱ出力である。
路の作用を説明する。セマフオアリードの場合に
は第５図に示すように、マルチバス１１に接続さ
れているマイクロプロセツサ又はDMAコントロ
ーラからローカルバス・コントロール信号
MEMRが出力される。メモリがシステムアドレ
ス空間STに置かれている場合にはバスアービタ
よりシステムバスコントロール信号MRDCが発
生される。この時、他マイクロプロセツサがマル
チバス１１を使用している場合はビジイ状態で待
ちの状態となるので、システムバス・コントロー
ル信号MRDCが出るまでの時間は一定しない。
セマフオアに対してリードを行うと、デユーダ１
２の出力とANDがとられセマフオアリード信号
Ｓ１が発生する。システムバス・コントロール信
号MRDCはローカルバス・コントロール信号
MEMRがインアクテイブになつた後にインアク
テイブになるので、信号Ｓ１がインアクテイブに
なるタイミングも信号MEMRがインアクテイブ
になるタイミングよりも遅れる。したがつて、マ
イクロプロセツサがセマフオアをリードする場合
は、信号Ｓ１で３状態バツフア１４ｄのゲートが
開いている間に信号MEMRでＤタイプFF１４ｃ
のＱ出力の状態をリードする。マイクロプロセツ
サがリードし終つた直後、信号MRDCの立上り
エツジでＤタイプFF１４ｃのＱ出力はＨレベル
になる。もともとＱ出力がＨレベルの時にはその
ままとする。なお、Ｑ―１は以前からリセツト状
態にある場合のＤタイプFF１４ｃのＱ出力、Ｑ
−２は以前からセツト状態にある場合のＤタイプ
FF１４ｃのＱ出力である。
セマフオアライトの場合には第６図から明らか
なようにセマフオアリードの場合と同様にして
NANDゲート１４ｂから信号Ｓ２が発生する。
この信号Ｓ２により、前記ＤタイプFF１４ｃの
出力がリセツトされ、セマフオの状態が“０”に
リセツトされる。これは、8086例ではMOV〓
SEMAPHORE，０を実行したことに相当する。
なようにセマフオアリードの場合と同様にして
NANDゲート１４ｂから信号Ｓ２が発生する。
この信号Ｓ２により、前記ＤタイプFF１４ｃの
出力がリセツトされ、セマフオの状態が“０”に
リセツトされる。これは、8086例ではMOV〓
SEMAPHORE，０を実行したことに相当する。
以上詳記したように本発明によれば、第３図に
示すセマフオア回路を使用することにより、マル
チバスを１サイクルリードアクセス間にセマフオ
アのリードとデータライトが可能となり、例えば
インテル社8085Aの場合の58クロツクに相当する
部分のうち、LDA SEMA ADDRESSの13クロ
ツク分を除いた45クロツク分つまり１クロツク
0.2μsとすれば9μsの減少が図れ、通常の共有資源
のアクセスと同じ時間でセマフオアチエツクがで
きる。従つて、マルチ・プロセツサ構成をとつて
負荷分散を行ない、かつ高速のデータを転送する
システムにおいても、各マイクロプロセツサ間ア
クセスの協調を保ちながら共有資源のアクセスが
可能であるマルチ・プロセツサ・システムの共有
資源アクセス方式を提供できる。
示すセマフオア回路を使用することにより、マル
チバスを１サイクルリードアクセス間にセマフオ
アのリードとデータライトが可能となり、例えば
インテル社8085Aの場合の58クロツクに相当する
部分のうち、LDA SEMA ADDRESSの13クロ
ツク分を除いた45クロツク分つまり１クロツク
0.2μsとすれば9μsの減少が図れ、通常の共有資源
のアクセスと同じ時間でセマフオアチエツクがで
きる。従つて、マルチ・プロセツサ構成をとつて
負荷分散を行ない、かつ高速のデータを転送する
システムにおいても、各マイクロプロセツサ間ア
クセスの協調を保ちながら共有資源のアクセスが
可能であるマルチ・プロセツサ・システムの共有
資源アクセス方式を提供できる。
第１図はマルチ・プロセツサシステムの構成
図、第２図ないし第６図は本発明方式の一実施例
を説明するために示したもので、第２図はシステ
ムメモリの構成例図、第３図はセマフオア回路の
構成図、第４図はアドレスマツプ図、第５図およ
び第６図はセマフオアリードおよびセマフオアラ
イトの場合のタイムチヤートである。 １１……マルチバス、１２……デコーダ、１３
ａ，１３ｂ……共有メモリ、１４……セマフオア
回路、１４ａ，１４ｂ……NANDゲート、１４
ｃ……ＤタイプFF、１４ｄ……３状態バツフア。
図、第２図ないし第６図は本発明方式の一実施例
を説明するために示したもので、第２図はシステ
ムメモリの構成例図、第３図はセマフオア回路の
構成図、第４図はアドレスマツプ図、第５図およ
び第６図はセマフオアリードおよびセマフオアラ
イトの場合のタイムチヤートである。 １１……マルチバス、１２……デコーダ、１３
ａ，１３ｂ……共有メモリ、１４……セマフオア
回路、１４ａ，１４ｂ……NANDゲート、１４
ｃ……ＤタイプFF、１４ｄ……３状態バツフア。
Claims (1)
- １ 複数のマイクロプロセツサで構成されたマル
チ・プロセツサ・システムにおいて、共有資源の
同時アクセスを防ぐために−のマイクロプロセツ
サがアクセスする場合に、他方のアクセスを禁止
する優先制御回路を持ち、前記マイクロプロセツ
サがバスロツク機能を持たない場合、共有資源の
アクセスの協調を保つために各マイクロプロセツ
サから共通にアクセス可能であり、かつマルチ・
プロセツサ・システムのローカルバスのバスコン
トローラ信号とシステムバスコントローラ信号の
変化するタイミングの差を利用して、内臓するフ
リツプ・フロツプの出力のリードとライトを行な
うセマフオア回路を備え、アクセス時間を最小と
したことを特徴とするマルチ・プロセツサ・シス
テムの共有資源アクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233539A JPS59123063A (ja) | 1982-12-28 | 1982-12-28 | マルチ・プロセツサ・システムの共有資源アクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57233539A JPS59123063A (ja) | 1982-12-28 | 1982-12-28 | マルチ・プロセツサ・システムの共有資源アクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59123063A JPS59123063A (ja) | 1984-07-16 |
| JPS6322344B2 true JPS6322344B2 (ja) | 1988-05-11 |
Family
ID=16956631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57233539A Granted JPS59123063A (ja) | 1982-12-28 | 1982-12-28 | マルチ・プロセツサ・システムの共有資源アクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59123063A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0222630U (ja) * | 1988-07-28 | 1990-02-15 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006151560A (ja) * | 2004-11-26 | 2006-06-15 | Mitsubishi Electric Corp | 乗客コンベアの制御装置 |
-
1982
- 1982-12-28 JP JP57233539A patent/JPS59123063A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0222630U (ja) * | 1988-07-28 | 1990-02-15 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59123063A (ja) | 1984-07-16 |
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