JPH0444839B2 - - Google Patents
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- JPH0444839B2 JPH0444839B2 JP63191385A JP19138588A JPH0444839B2 JP H0444839 B2 JPH0444839 B2 JP H0444839B2 JP 63191385 A JP63191385 A JP 63191385A JP 19138588 A JP19138588 A JP 19138588A JP H0444839 B2 JPH0444839 B2 JP H0444839B2
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- JP
- Japan
- Prior art keywords
- light
- receiving element
- light receiving
- signal conductor
- intermediate signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/005—Arrangements for writing information into, or reading information out from, a digital store with combined beam-and individual cell access
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/36—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using diodes, e.g. as threshold elements, i.e. diodes assuming a stable ON-stage when driven above their threshold (S- or N-characteristic)
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Light Receiving Elements (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、光信号を読出・書込信号とする記憶
回路に関するものである。
回路に関するものである。
従来の半導体記憶回路は、書込部分、記憶部
分、および読出部分がトランジスタで構成されて
いた。また、読出信号および書込信号を光信号と
する光記憶回路を構成したい場合には、トランジ
スタで構成された従来からの記憶回路の読出信号
入力端子および書込信号入力端子のそれぞれに受
光素子を付加することにより対処していた。
分、および読出部分がトランジスタで構成されて
いた。また、読出信号および書込信号を光信号と
する光記憶回路を構成したい場合には、トランジ
スタで構成された従来からの記憶回路の読出信号
入力端子および書込信号入力端子のそれぞれに受
光素子を付加することにより対処していた。
しかし、このような構成の光記憶回路では、記
憶回路部分がトランジスタを用いた従来回路なの
で、書込時間および読出時間がトランジスタの動
作時間の制限を受けることになり、せつかく入力
信号に高速動作が可能な光信号を用いても、その
長所を十分に生かすことができなかつた。
憶回路部分がトランジスタを用いた従来回路なの
で、書込時間および読出時間がトランジスタの動
作時間の制限を受けることになり、せつかく入力
信号に高速動作が可能な光信号を用いても、その
長所を十分に生かすことができなかつた。
本発明の課題は、このような問題点を解消する
ことにある。
ことにある。
上記課題を解決するために本発明の光記憶回路
は、同一平面内に左右対称に１対のシヨツトキ接
合を持つた金属−半導体−金属構造の半導体受光
素子２個と、この２個の受光素子を接続する中間
信号導体とが閉回路中に直列に接続されており、
中間信号導体は、バイアス電圧が印加された一方
の受光素子への光照射によつて電荷蓄積が為さ
れ、他方の受光素子への光照射によつて蓄積され
た電荷の放出ができ、負荷抵抗を介して接地され
た出力端子において出力電気信号として得られる
程度に電位の時定数が長く設定されおり、さらに
この中間信号導体はその電位をリセツトするため
のスイツチである半導体受光素子と同一構造の受
光素子を介して接地されており、この受光素子へ
の光照射によつて前記蓄積電荷が放出されるよう
に為されているものである。
は、同一平面内に左右対称に１対のシヨツトキ接
合を持つた金属−半導体−金属構造の半導体受光
素子２個と、この２個の受光素子を接続する中間
信号導体とが閉回路中に直列に接続されており、
中間信号導体は、バイアス電圧が印加された一方
の受光素子への光照射によつて電荷蓄積が為さ
れ、他方の受光素子への光照射によつて蓄積され
た電荷の放出ができ、負荷抵抗を介して接地され
た出力端子において出力電気信号として得られる
程度に電位の時定数が長く設定されおり、さらに
この中間信号導体はその電位をリセツトするため
のスイツチである半導体受光素子と同一構造の受
光素子を介して接地されており、この受光素子へ
の光照射によつて前記蓄積電荷が放出されるよう
に為されているものである。
一方の受光素子が光照射を受けると、光電変換
作用によつてキヤリアが活性化し、中間信号導体
に電荷が蓄積される。その後、この電荷は中間信
号導体に保持され、他方の受光素子が光照射を受
けることにより導通状態となり蓄積された電荷が
流出する。リセツトスイツチとしての受光素子が
光を受けると、中間信号導体に蓄積された電荷が
放出され、記憶状態が初期化される。
作用によつてキヤリアが活性化し、中間信号導体
に電荷が蓄積される。その後、この電荷は中間信
号導体に保持され、他方の受光素子が光照射を受
けることにより導通状態となり蓄積された電荷が
流出する。リセツトスイツチとしての受光素子が
光を受けると、中間信号導体に蓄積された電荷が
放出され、記憶状態が初期化される。
第１図は、本発明の一実施例を示す回路図であ
る。書込用受光素子１および読出用受光素子２
は、半導体基板上においてシヨツトキ電極を所定
間隔をおいて対向させた左右対称な電極構造を有
する受光素子であり、所定の光照射を受けるたと
きだけ導通状態となるように動作する。なお、こ
の受光素子１，２の構造については、文献：ジヤ
パン ジヤーナル オブ アプライド フイジイ
ツクス 19−１（T.SUGETA，T.URISU，S.
SAKATA，and Y.MIZUSHIMA：“Metal−
Semiconductor−Metal Photodetector for
High−Speed Optoelectronic Circuits”，Jpn.J.
Appl.Phys.，19，１，pp.459−464（1980））によ
り詳しく記載されている。受光素子１の一端に
は、負極が接地されたバイアス電圧源３の正極が
接続されている。受光素子１の他端と受光素子２
の一端との間には両者を接続する信号導体７が介
在しており、信号導体７の中間点には一端が接地
されたリセツト用スイツチ４の他端が接続されて
いる。なお、このリセツト用スイツチ４は、受光
素子１あるいは２と同一の構造を有する受光素子
で構成されている。受光素子２の他端は、一端が
接地された負荷抵抗５および出力端子６に接続さ
れている。
る。書込用受光素子１および読出用受光素子２
は、半導体基板上においてシヨツトキ電極を所定
間隔をおいて対向させた左右対称な電極構造を有
する受光素子であり、所定の光照射を受けるたと
きだけ導通状態となるように動作する。なお、こ
の受光素子１，２の構造については、文献：ジヤ
パン ジヤーナル オブ アプライド フイジイ
ツクス 19−１（T.SUGETA，T.URISU，S.
SAKATA，and Y.MIZUSHIMA：“Metal−
Semiconductor−Metal Photodetector for
High−Speed Optoelectronic Circuits”，Jpn.J.
Appl.Phys.，19，１，pp.459−464（1980））によ
り詳しく記載されている。受光素子１の一端に
は、負極が接地されたバイアス電圧源３の正極が
接続されている。受光素子１の他端と受光素子２
の一端との間には両者を接続する信号導体７が介
在しており、信号導体７の中間点には一端が接地
されたリセツト用スイツチ４の他端が接続されて
いる。なお、このリセツト用スイツチ４は、受光
素子１あるいは２と同一の構造を有する受光素子
で構成されている。受光素子２の他端は、一端が
接地された負荷抵抗５および出力端子６に接続さ
れている。
つぎに本実施例の動作を説明する。
書込用受光素子１に書込光信号SWが入射して
いる間、この受光素子１は導通状態となり、信号
導体７がバイアス電圧源３の電位に引き上げられ
る。その後、書込光信号SWの入射の立ち下がり
によつて受光素子１が非導通状態となつて、その
時の電位が信号導体７に保持される。この状態に
おいて読出用受光素子２に読出光信号SRが入射さ
れると、受光素子２が導通状態となり、負荷抵抗
５を通じて出力端子６に信号が出力される。受光
素子２に読出光信号SRが入射されたときに、信号
導体７に電位が生じていなければ、信号は出力さ
れない。このように、本回路では、信号導体７
が、通常高インピーダンスないしフロート電位に
保持されるために、１ビツトの記憶回路が実現さ
れる。
いる間、この受光素子１は導通状態となり、信号
導体７がバイアス電圧源３の電位に引き上げられ
る。その後、書込光信号SWの入射の立ち下がり
によつて受光素子１が非導通状態となつて、その
時の電位が信号導体７に保持される。この状態に
おいて読出用受光素子２に読出光信号SRが入射さ
れると、受光素子２が導通状態となり、負荷抵抗
５を通じて出力端子６に信号が出力される。受光
素子２に読出光信号SRが入射されたときに、信号
導体７に電位が生じていなければ、信号は出力さ
れない。このように、本回路では、信号導体７
が、通常高インピーダンスないしフロート電位に
保持されるために、１ビツトの記憶回路が実現さ
れる。
リセツト用スイツチ４は、記憶状態の初期化を
行う場合などに利用される。
行う場合などに利用される。
第２図は、上記実施例回路を実際にモノリシツ
クに集積化した光記憶回路素子を示す斜視図であ
る。なお、同図において、第１図と同一の要素に
は同一の符号を付してある。半導体基板１１は、
Si，GaAsなどの半導体材料で構成されている。
半導体基板１１の表面には、書込用受光素子１、
読出用受光素子２、リセツト用スイツチ４、負荷
抵抗５、信号導体７〜９および接地導体１０が設
けられている。接地導体１０は、信号導体７〜９
と共にストリツプ線路を形成している。信号導体
７〜９および接地導体１０と半導体基板１１との
間には、受光素子１，２、リセツト用スイツチ４
および負荷抵抗５の形成されている部分を除き、
絶縁用薄膜が介在している。受光素子１は信号導
体７と８の端部が半導体基板１１にシヨツトキ接
続することにより、また、受光素子２は信号導体
７と２の端部が半導体基板１１にシヨツトキ接続
することにより構成されており、２つのシヨツト
キ接合部の間の半導体基板表面が受光面となつて
いる。なお、リセツト用スイツチ４も受光素子
１，２と同様の構造の受光素子であり、信号導体
７および接地導体１０によつて形成される２つの
シヨツトキ接合部が対向している。負荷抵抗５
は、半導体基板１０の表面に不純物をドープして
形成したn+高濃度領域であり、両端部において
信号導体９および接地導体１０と接続している。
信号導体８には外部に設けられたバイアス電圧源
３が接続され、信号導体９には出力端子６が接続
されている。
クに集積化した光記憶回路素子を示す斜視図であ
る。なお、同図において、第１図と同一の要素に
は同一の符号を付してある。半導体基板１１は、
Si，GaAsなどの半導体材料で構成されている。
半導体基板１１の表面には、書込用受光素子１、
読出用受光素子２、リセツト用スイツチ４、負荷
抵抗５、信号導体７〜９および接地導体１０が設
けられている。接地導体１０は、信号導体７〜９
と共にストリツプ線路を形成している。信号導体
７〜９および接地導体１０と半導体基板１１との
間には、受光素子１，２、リセツト用スイツチ４
および負荷抵抗５の形成されている部分を除き、
絶縁用薄膜が介在している。受光素子１は信号導
体７と８の端部が半導体基板１１にシヨツトキ接
続することにより、また、受光素子２は信号導体
７と２の端部が半導体基板１１にシヨツトキ接続
することにより構成されており、２つのシヨツト
キ接合部の間の半導体基板表面が受光面となつて
いる。なお、リセツト用スイツチ４も受光素子
１，２と同様の構造の受光素子であり、信号導体
７および接地導体１０によつて形成される２つの
シヨツトキ接合部が対向している。負荷抵抗５
は、半導体基板１０の表面に不純物をドープして
形成したn+高濃度領域であり、両端部において
信号導体９および接地導体１０と接続している。
信号導体８には外部に設けられたバイアス電圧源
３が接続され、信号導体９には出力端子６が接続
されている。
このような構成において、受光素子１に書込光
信号SWを与えると信号導体７の電位が引き上げ
られ、書込光信号SWが立ち下がつた時点でその
時の電位が信号導体７に保持される。その後、読
出光信号SRが受光素子２に与えられると、負荷抵
抗５を介して電流が流れ、出力端子６に信号が出
力される。なお、リセツト用スイツチである受光
素子４に、リセツト光信号SRTが入射されると、
信号導体７の電位が消去され、本回路がリセツト
される。
信号SWを与えると信号導体７の電位が引き上げ
られ、書込光信号SWが立ち下がつた時点でその
時の電位が信号導体７に保持される。その後、読
出光信号SRが受光素子２に与えられると、負荷抵
抗５を介して電流が流れ、出力端子６に信号が出
力される。なお、リセツト用スイツチである受光
素子４に、リセツト光信号SRTが入射されると、
信号導体７の電位が消去され、本回路がリセツト
される。
第２図の実施例では、負荷抵抗５を半導体基板
への不純物ドープによつて形成したが、これに限
定されるものではなく、例えば膜抵抗で形成する
ことも可能である。また、受光素子１に、バイア
ス電圧源３の正極が接続されているが、この実施
例はバイアス電圧の極性に何ら依存しない。
への不純物ドープによつて形成したが、これに限
定されるものではなく、例えば膜抵抗で形成する
ことも可能である。また、受光素子１に、バイア
ス電圧源３の正極が接続されているが、この実施
例はバイアス電圧の極性に何ら依存しない。
以上説明したように、本発明の光記憶回路によ
れば、受光素子を直列に接続し、両受光素子を接
続する信号導体の電位の時定数を適当に長く設定
するという簡単な構成で、光信号を入力信号とす
る記憶動作を行うことができる。しかも、本発明
の光記憶回路は、トランジスタなどの遅い時定数
の能動素子が用いられていないので、極めて高速
な記憶動作を行うことができる。このことは、コ
ンピユータの高速化に伴う光配線化において、光
の持つ高速特性を最大限に発揮する形でデータの
記憶処理を達成できるものとして極めて有意義で
ある。
れば、受光素子を直列に接続し、両受光素子を接
続する信号導体の電位の時定数を適当に長く設定
するという簡単な構成で、光信号を入力信号とす
る記憶動作を行うことができる。しかも、本発明
の光記憶回路は、トランジスタなどの遅い時定数
の能動素子が用いられていないので、極めて高速
な記憶動作を行うことができる。このことは、コ
ンピユータの高速化に伴う光配線化において、光
の持つ高速特性を最大限に発揮する形でデータの
記憶処理を達成できるものとして極めて有意義で
ある。
第１図は、本発明の一実施例を示す回路図、第
２図は、その具体的な集積回路素子を示す斜視図
である。 １，２……受光素子、３……バイアス電圧源、
４……リセツト用スイツチ、５……負荷抵抗、６
……出力端子、７……信号導体、１１……半導体
基板。
２図は、その具体的な集積回路素子を示す斜視図
である。 １，２……受光素子、３……バイアス電圧源、
４……リセツト用スイツチ、５……負荷抵抗、６
……出力端子、７……信号導体、１１……半導体
基板。
Claims (1)
- 【特許請求の範囲】 １ 同一平面内に左右対称に１対のシヨツトキ接
合をを持つた金属−半導体−金属構造の半導体受
光素子２個と、この２個の受光素子を接続する中
間信号導体とが閉回路中に直列に接続されてお
り、 前記中間信号導体は、バイアス電圧が印加され
た一方の受光素子への光照射によつて電荷蓄積が
為され、他方の受光素子への光照射によつて前記
蓄積された電荷の放出ができ、負荷抵抗を介して
接地された出力端子において出力電気信号として
得られる程度に電位の時定数が長く設定されお
り、さらにこの中間信号導体は前記電位をリセツ
トするためのスイツチである前記半導体受光素子
と同一構造の受光素子を介して接地されており、
この受光素子への光照射によつて前記蓄積電荷が
放出されるように為されたことを特徴とする光記
憶回路。 ２ 前記３個の半導体受光素子、中間信号導体お
よび負荷抵抗が同一半導体基板上にモノリシツク
に形成されている請求項１に記載の光記憶回路。 ３ 前記３個の半導体受光素子、中間信号導体お
よび負荷抵抗が同一半導体基板上にストリツプ線
路を用いて接続され、モノリシツクに集積化され
ている請求項１に記載の光集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191385A JPH0240197A (ja) | 1988-07-29 | 1988-07-29 | 光記憶回路 |
| US07/375,983 US5034921A (en) | 1988-07-29 | 1989-07-06 | High speed optical memory circuit |
| EP89114010A EP0352814B1 (en) | 1988-07-29 | 1989-07-28 | Optical memory circuit |
| DE89114010T DE68911781T2 (de) | 1988-07-29 | 1989-07-28 | Optische Speicherschaltung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63191385A JPH0240197A (ja) | 1988-07-29 | 1988-07-29 | 光記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0240197A JPH0240197A (ja) | 1990-02-08 |
| JPH0444839B2 true JPH0444839B2 (ja) | 1992-07-22 |
Family
ID=16273719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63191385A Granted JPH0240197A (ja) | 1988-07-29 | 1988-07-29 | 光記憶回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5034921A (ja) |
| EP (1) | EP0352814B1 (ja) |
| JP (1) | JPH0240197A (ja) |
| DE (1) | DE68911781T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04315896A (ja) * | 1991-04-12 | 1992-11-06 | Takayama:Kk | 光メモリ |
| JP2012504472A (ja) * | 2008-10-01 | 2012-02-23 | アヴェドロ・インコーポレーテッド | 眼治療システム |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3196405A (en) * | 1961-12-18 | 1965-07-20 | Ibm | Variable capacitance information storage system |
| JPS4967532A (ja) * | 1972-11-01 | 1974-07-01 | ||
| JPS54129838A (en) * | 1978-03-31 | 1979-10-08 | Toshirou Sasai | Mos memory circuit |
| GB8531347D0 (en) * | 1985-12-19 | 1986-01-29 | Goran K | Optoelectronic dynamic memory device |
-
1988
- 1988-07-29 JP JP63191385A patent/JPH0240197A/ja active Granted
-
1989
- 1989-07-06 US US07/375,983 patent/US5034921A/en not_active Expired - Fee Related
- 1989-07-28 EP EP89114010A patent/EP0352814B1/en not_active Expired - Lifetime
- 1989-07-28 DE DE89114010T patent/DE68911781T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE68911781T2 (de) | 1994-04-14 |
| DE68911781D1 (de) | 1994-02-10 |
| EP0352814A2 (en) | 1990-01-31 |
| EP0352814A3 (en) | 1990-12-19 |
| JPH0240197A (ja) | 1990-02-08 |
| US5034921A (en) | 1991-07-23 |
| EP0352814B1 (en) | 1993-12-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |