JPH0424735B2 - - Google Patents
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- Publication number
- JPH0424735B2 JPH0424735B2 JP60136610A JP13661085A JPH0424735B2 JP H0424735 B2 JPH0424735 B2 JP H0424735B2 JP 60136610 A JP60136610 A JP 60136610A JP 13661085 A JP13661085 A JP 13661085A JP H0424735 B2 JPH0424735 B2 JP H0424735B2
- Authority
- JP
- Japan
- Prior art keywords
- data transmission
- data
- transmission path
- branch
- merging
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Bus Control (AREA)
- Small-Scale Networks (AREA)
Description
〔産業上の利用分野〕
この発明は、主として非同期で動作するシステ
ム間でデータ伝送を行なうデータ伝送装置に関す
るものである。 〔従来の技術〕 従来、非同期システム間でデータ伝送を行なう
方法としては、FIFO（フアーストイン・フアース
トアウト）メモリをシステム間のバツフアとして
用いる方法が一般的であつた（インタフエイス
1984年８月号 第268頁〜第270頁参照）。例えば、
非同期に動作するＡシステムとＢシステム間でデ
ータ伝送を行なう場合には、第１０図に示される
ように、Ａシステム６ａの出力とＢシステム６ｂ
の入力との間にFIFOメモリ７を接続し、これに
よりＡシステム６ａの出力をバツフアする構成が
とられる。また複数の非同期システム６ａ〜６ｄ
間でデータ伝送を行なう場合には、第１１図に示
されるように、各非同期システム間にFIFOメモ
リ７ａ〜７ｃを接続する構成がとられる。 〔発明が解決しようとする問題点〕 しかるに従来のデータ伝送装置では、FIFOメ
モリは単にデータのバツフア機能を有するだけで
あるので、このようなFIFOメモリを非同期シス
テム間のデータ伝送に用いるようにすると複数の
非同期システムを直列的にしか接続することがで
きず、そのためFIFOメモリに接続された全体シ
ステムは単純なカスケード接続によるパイプライ
ン処理機構を構築するにすぎず、その自由度が極
めて低いという問題があつた。 この発明は、上記のような問題点を解決するた
めになされたもので、非同期システム間を接続し
て全体システムを構築する際に、システムの構築
に大きな自由度を与えることのできるデータ伝送
装置を提供することを目的としている。 〔問題点を解決するための手段〕 この発明に係るデータ伝送装置は、自走式シフ
トレジスタを用いて入力，出力，分岐，及び合流
データ伝送路を構成し、分岐部においては入力デ
ータ伝送路上のデータが分岐すべきデータか否か
を判定して、及び／又は分岐データ伝送路の空き
状態を監視して分岐制御を行なうようにし、また
合流部においては入力データ伝送路の空き状態を
監視して合流制御を行なうようにしたものであ
る。 〔作用〕 この発明においては、従来のFIFOメモリが有
するデータのバツフア機能以外に、データの選択
的又は負荷分散的分岐機能及び合流機能を有する
から、非同期システム等を直列的のみならず並列
的にも接続することができ、システムの構築に大
きな自由度を与える。 〔実施例〕 以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例によるデータ伝送装置
のシステムを示す図であり、図において、５はデ
ータ伝送路、２ａ〜２ｃは分岐部、３ａ〜３ｃは
合流部、１ａ〜１ｃは処理要素、４はインタフエ
ースである。 このような装置において、外部系からインタフ
エース４を介して流入するバケツトデータはネツ
トワーク要素３ａ及び２ａ〜２ｃの間を巡回しな
がら処理要素１ａ〜１ｃのいずれかに到達し、該
該各処理要素で分散処理された後、ネツトワーク
要素３ｂ及び３ｃによつて処理結果が収集され、
インタフエース４を介して再び外部系へ送出され
る。 上記第１図に示した装置の分岐部及び合流部の
構成を第２図及び第３図に示す。この第２図に示
した分岐部は、通常は入力データ伝送路１０のデ
ータを分岐制御部４０を介して出力データ伝送路
２０に与え、一方分岐判定部５０において、入力
データが本分岐部で分岐すべきデータであると判
定され、しかも空きバツフア監視部７５で分岐デ
ータ伝送路３０に空きバツフアが存在すると確認
された場合は、上記入力データを上記分岐制御部
４０を介して分岐データ伝送路３０に分岐せしめ
るものである。 また第３図に示した合流部は、通常の入力デー
タ伝送路１０のデータを合流制御部６０を介して
出力データ伝送路２０に与え、一方、空きバツフ
ア監視部８０で入力，出力データ伝送路１０，２
０に空きバツフアが存在すると確認された場合
は、合流制御部６０によつて合流データ伝送路７
０のデータを出力データ伝送路２０に合流せしめ
るものである。 ここで、上記各データ伝送路を構成する非同期
自走式シフトレジスタの構成を第４図に示す。こ
の非同期自走式シフトレジスタとは、入力された
データが次段のレジスタの空いていることを条件
としてシフトクロツクを用いずに自動的に出力方
向へシフトされていくようなレジスタをいい、デ
ータのバツフア機能を有するものである。そして
この非同期自走式シフトレジスタの各段は、図に
示すように、並列データラツチとこの並列データ
ラツチに立上りエツジトリガを与える転送制御回
路Ｃ（以下、Ｃ素子と称す）とから構成されてい
る。またこのＣ素子は、例えば第５図に示すよう
に３入力NAND回路Ｃ１１及び２入力NAND回
路Ｃ１２，Ｃ１３により構成されている。 上記Ｃ素子は、P0，P3の２つの入力を受け、
P1，P2の２つの出力を出すものであり、Ｃ素子
の内部状態はこの４つの信号の状態によつて決定
され、下記の表１に示すように、S0〜S8の９状
態をとる。なお、以下の説明では、理論値の
「０」，「１」は、それぞれ信号値のローレベル，
ハイレベルに相当する。
ム間でデータ伝送を行なうデータ伝送装置に関す
るものである。 〔従来の技術〕 従来、非同期システム間でデータ伝送を行なう
方法としては、FIFO（フアーストイン・フアース
トアウト）メモリをシステム間のバツフアとして
用いる方法が一般的であつた（インタフエイス
1984年８月号 第268頁〜第270頁参照）。例えば、
非同期に動作するＡシステムとＢシステム間でデ
ータ伝送を行なう場合には、第１０図に示される
ように、Ａシステム６ａの出力とＢシステム６ｂ
の入力との間にFIFOメモリ７を接続し、これに
よりＡシステム６ａの出力をバツフアする構成が
とられる。また複数の非同期システム６ａ〜６ｄ
間でデータ伝送を行なう場合には、第１１図に示
されるように、各非同期システム間にFIFOメモ
リ７ａ〜７ｃを接続する構成がとられる。 〔発明が解決しようとする問題点〕 しかるに従来のデータ伝送装置では、FIFOメ
モリは単にデータのバツフア機能を有するだけで
あるので、このようなFIFOメモリを非同期シス
テム間のデータ伝送に用いるようにすると複数の
非同期システムを直列的にしか接続することがで
きず、そのためFIFOメモリに接続された全体シ
ステムは単純なカスケード接続によるパイプライ
ン処理機構を構築するにすぎず、その自由度が極
めて低いという問題があつた。 この発明は、上記のような問題点を解決するた
めになされたもので、非同期システム間を接続し
て全体システムを構築する際に、システムの構築
に大きな自由度を与えることのできるデータ伝送
装置を提供することを目的としている。 〔問題点を解決するための手段〕 この発明に係るデータ伝送装置は、自走式シフ
トレジスタを用いて入力，出力，分岐，及び合流
データ伝送路を構成し、分岐部においては入力デ
ータ伝送路上のデータが分岐すべきデータか否か
を判定して、及び／又は分岐データ伝送路の空き
状態を監視して分岐制御を行なうようにし、また
合流部においては入力データ伝送路の空き状態を
監視して合流制御を行なうようにしたものであ
る。 〔作用〕 この発明においては、従来のFIFOメモリが有
するデータのバツフア機能以外に、データの選択
的又は負荷分散的分岐機能及び合流機能を有する
から、非同期システム等を直列的のみならず並列
的にも接続することができ、システムの構築に大
きな自由度を与える。 〔実施例〕 以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例によるデータ伝送装置
のシステムを示す図であり、図において、５はデ
ータ伝送路、２ａ〜２ｃは分岐部、３ａ〜３ｃは
合流部、１ａ〜１ｃは処理要素、４はインタフエ
ースである。 このような装置において、外部系からインタフ
エース４を介して流入するバケツトデータはネツ
トワーク要素３ａ及び２ａ〜２ｃの間を巡回しな
がら処理要素１ａ〜１ｃのいずれかに到達し、該
該各処理要素で分散処理された後、ネツトワーク
要素３ｂ及び３ｃによつて処理結果が収集され、
インタフエース４を介して再び外部系へ送出され
る。 上記第１図に示した装置の分岐部及び合流部の
構成を第２図及び第３図に示す。この第２図に示
した分岐部は、通常は入力データ伝送路１０のデ
ータを分岐制御部４０を介して出力データ伝送路
２０に与え、一方分岐判定部５０において、入力
データが本分岐部で分岐すべきデータであると判
定され、しかも空きバツフア監視部７５で分岐デ
ータ伝送路３０に空きバツフアが存在すると確認
された場合は、上記入力データを上記分岐制御部
４０を介して分岐データ伝送路３０に分岐せしめ
るものである。 また第３図に示した合流部は、通常の入力デー
タ伝送路１０のデータを合流制御部６０を介して
出力データ伝送路２０に与え、一方、空きバツフ
ア監視部８０で入力，出力データ伝送路１０，２
０に空きバツフアが存在すると確認された場合
は、合流制御部６０によつて合流データ伝送路７
０のデータを出力データ伝送路２０に合流せしめ
るものである。 ここで、上記各データ伝送路を構成する非同期
自走式シフトレジスタの構成を第４図に示す。こ
の非同期自走式シフトレジスタとは、入力された
データが次段のレジスタの空いていることを条件
としてシフトクロツクを用いずに自動的に出力方
向へシフトされていくようなレジスタをいい、デ
ータのバツフア機能を有するものである。そして
この非同期自走式シフトレジスタの各段は、図に
示すように、並列データラツチとこの並列データ
ラツチに立上りエツジトリガを与える転送制御回
路Ｃ（以下、Ｃ素子と称す）とから構成されてい
る。またこのＣ素子は、例えば第５図に示すよう
に３入力NAND回路Ｃ１１及び２入力NAND回
路Ｃ１２，Ｃ１３により構成されている。 上記Ｃ素子は、P0，P3の２つの入力を受け、
P1，P2の２つの出力を出すものであり、Ｃ素子
の内部状態はこの４つの信号の状態によつて決定
され、下記の表１に示すように、S0〜S8の９状
態をとる。なお、以下の説明では、理論値の
「０」，「１」は、それぞれ信号値のローレベル，
ハイレベルに相当する。
以上のように、本発明に係るデータ伝送装置に
よれば、自走式レジスタを用いて入力，出力，分
岐，合流の各データ伝送回路を構成し、その分岐
部においては、分岐データ伝送路の空き状態の監
視結果、及び／又は入力データ伝送路上の入力デ
ータが分岐すべきデータであるか否かの判定結果
に応じて入力データの分岐制御を行ない、合流部
においては、入力データ伝送路の空き状態の監視
結果に応じて合流制御を行なうようにしたので、
このようなデータ伝送装置を用いて極めて自由度
の高いネツトワークを実現することができる効果
がある。
よれば、自走式レジスタを用いて入力，出力，分
岐，合流の各データ伝送回路を構成し、その分岐
部においては、分岐データ伝送路の空き状態の監
視結果、及び／又は入力データ伝送路上の入力デ
ータが分岐すべきデータであるか否かの判定結果
に応じて入力データの分岐制御を行ない、合流部
においては、入力データ伝送路の空き状態の監視
結果に応じて合流制御を行なうようにしたので、
このようなデータ伝送装置を用いて極めて自由度
の高いネツトワークを実現することができる効果
がある。
第１図は本発明の一実施例によるデータ伝送装
置の全体構成図、第２図はその分岐部の概略ブロ
ツク図、第３図はその合流部の概略ブロツク図、
第４図は該データ伝送装置の伝送路を構成する非
同期自走式シフトレジスタの構成例を示す概略ブ
ロツク図、第５図はそのＣ素子の具体的な回路構
成の一例を示す図、第６図はＣ素子の状態遷移を
示す図、第７図は第２図に示す分岐部の具体的な
回路構成例を示す図、第８図は第３図に示す合流
部の具体的な回路構成例を示す図、第９図はデー
タ詰まり検知回路の一構成例を示す図、第１０図
及び第１１図は従来の非同期システムの構成を示
すブロツク図である。 １０……入力データ伝送路、１１，２１，３
１，６１ａ〜６１ｃ，７１……並列データラツ
チ、１２，２２，３２，６２ａ〜６２ｃ，７２…
…Ｃ素子、２０……出力データ伝送路、３０……
分岐データ伝送路、４０……分岐制御部、５０…
…分岐判定部、６０……合流制御部、７０……合
流データ伝送路、７５，８０……空きバツフア監
視部。なお図中同一符号は同一又は相当部分を示
す。
置の全体構成図、第２図はその分岐部の概略ブロ
ツク図、第３図はその合流部の概略ブロツク図、
第４図は該データ伝送装置の伝送路を構成する非
同期自走式シフトレジスタの構成例を示す概略ブ
ロツク図、第５図はそのＣ素子の具体的な回路構
成の一例を示す図、第６図はＣ素子の状態遷移を
示す図、第７図は第２図に示す分岐部の具体的な
回路構成例を示す図、第８図は第３図に示す合流
部の具体的な回路構成例を示す図、第９図はデー
タ詰まり検知回路の一構成例を示す図、第１０図
及び第１１図は従来の非同期システムの構成を示
すブロツク図である。 １０……入力データ伝送路、１１，２１，３
１，６１ａ〜６１ｃ，７１……並列データラツ
チ、１２，２２，３２，６２ａ〜６２ｃ，７２…
…Ｃ素子、２０……出力データ伝送路、３０……
分岐データ伝送路、４０……分岐制御部、５０…
…分岐判定部、６０……合流制御部、７０……合
流データ伝送路、７５，８０……空きバツフア監
視部。なお図中同一符号は同一又は相当部分を示
す。
Claims (1)
- 【特許請求の範囲】 １ それぞれ複数のデータ記憶手段及び隣接段の
転送制御回路からの制御信号に応じて自段のデー
タ記憶手段を制御する各段の転送制御回路からな
るシフトレジスタを用いて構成されてなる入力デ
ータ伝送路、出力データ伝送路、分岐データ伝送
路、及び合流データ伝送路と、 上記分岐データ伝送路の空き状態を監視するた
めの空きバツフア監視手段または入力データ伝送
路上の入力データが分岐すべきデータであるか否
かを判定する分岐判定手段の少なくとも一方を有
し、上記監視結果または分岐判定結果の少なくと
も一方に応じて上記入力データの分岐制御を行な
うデータ分岐手段と、 入力データ伝送路の空き状態を監視するための
空きバツフア監視手段を有し該監視結果に応じて
上記合流データ伝送路上のデータの合流制御を行
なうデータ合流手段とを備えたことを特徴とする
データ伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136610A JPS61294949A (ja) | 1985-06-21 | 1985-06-21 | デ−タ伝送装置 |
| US06/830,750 US4881196A (en) | 1985-02-19 | 1986-02-19 | Data transmission line branching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60136610A JPS61294949A (ja) | 1985-06-21 | 1985-06-21 | デ−タ伝送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61294949A JPS61294949A (ja) | 1986-12-25 |
| JPH0424735B2 true JPH0424735B2 (ja) | 1992-04-27 |
Family
ID=15179322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60136610A Granted JPS61294949A (ja) | 1985-02-19 | 1985-06-21 | デ−タ伝送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61294949A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127246A (ja) * | 1982-01-26 | 1983-07-29 | Nec Corp | リングバスインタフエイス回路 |
-
1985
- 1985-06-21 JP JP60136610A patent/JPS61294949A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61294949A (ja) | 1986-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |