JPH0424736B2 - - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明は、主として非同期で動作するシステ
ム間でデータ伝送を行なうデータ伝送装置に関
し、特にその分岐，合流部の構成に関するもので
ある。 〔従来の技術〕 従来、非同期システム間でデータ伝送を行なう
方法としては、FIFO（フアーストイン・フアース
トアウト）メモリをシステム間のバツフアとして
用いる方法が一般的であつた。ところがこの
FIFOメモリは単にデータのバツフア機能を有す
るだけであるので、このようなFIFOメモリを非
同期システム間のデータ伝送に用いるようにする
と複数の非同期システムを直列的にしか接続する
ことができず、そのためFIFOメモリに接続され
た全体システムは単純なカスケード接続によるパ
イプライン処理機構を構築するにすぎず、その自
由度が極めて低いという問題があつた。 これに対し、本件出願人は非同期システム間を
接続して全体システムを構築する際に、大きな自
由度を与えることのできるデータ伝送装置を開発
し出願している（特願昭60−33035号，特願昭60
−33036号参照）。以下、このデータ伝送装置につ
いて説明する。 第１図は上記データ伝送装置のシステムを示す
図であり、図において５はデータ伝送路、２ａ〜
２ｃは分岐部、３ａ〜３ｃは合流部、１ａ〜１ｃ
は処理要素、４はインタフエースである。 このような装置において、外部系からインタフ
エース４を介して流入するパケツトデータはネツ
トワーク要素３ａ及び２ａ〜２ｃの間を巡回しな
がら処理要素１ａ〜１ｃのいずれかに到達し、該
処理要素１ａ〜１ｃで分散処理された後、ネツト
ワーク要素３ｂ及び３ｃによつて処理結果が収集
され、インタフエース４を介して再び外部系ヘ送
出される。 上記第１図に示した装置の分岐部及び合流部の
構成を第１２図及び第１３図に示す。まず第１２
図に示した分岐部は、通常は入力データ伝送路１
０上のデータを選択的分岐制御部４０を介して出
力データ伝送路２０に与え、一方分岐判定部５０
において入力データが本分岐部で分岐すべきデー
タであると判定された場合は、該入力データを上
記分岐制御部４０を介して分岐データ伝送路３０
に分岐せしめるものである。また第１３図に示し
た合流部は、通常は入力データ伝送路１０上のデ
ータを合流制御部６０を介して出力データ伝送路
２０に与え、一方入力，出力の両データ伝送路の
空き状態を空きバツフア監視部８０にて監視して
おき、両伝送路上で所定の空きバツフアが検出さ
れたとき合流制御部６０によつて合流データ伝送
路７０上のデータを出力データ伝送路２０に合流
せしめるものである。 第１４図は、第１２図及び第１３図の各データ
伝送路に用いられる非同期自走式シフトレジスタ
の一例を示す概略ブロツク図である。この非同期
自走式シフトレジスタとは、入力されたデータが
次段のレジスタの空いていることを条件としてシ
フトクロツクを用いずに自動的に出力方向へシフ
トされていくようなレジスタをいい、データのバ
ツフア機能を有するものである。そしてこの非同
期自走式シフトレジスタの各段は、並列データラ
ツチＬとこの並列データラツチに立上りエツジト
リガを与える転送制御回路Ｃ（以下、Ｃ素子と称
す）とから構成されている。また上記Ｃ素子は例
えば第１５図に示すように、３入力NAND回路
Ｃ１１及び２入力NAND回路Ｃ１２，Ｃ１３に
より構成されている。なお図では初期化のための
INIT信号は省略している。 ここで、上記Ｃ素子は、P0，P3の２つの入力
を受け、P1，P2に２つの出力を出すものであり、
Ｃ素子の内部状態はこの４つの信号の状態によつ
て決定され、下記の表１に示すように、S₀〜S₈の
９状態をとる。なお、以下の説明では、論理値の
「０」，「１」は、それぞれ信号値のローレベル，
ハイレベルに相当する。

〔発明が解決しようとする問題点〕

ところでこのようなデータ伝送装置において
は、データを非同期で伝送しているため、データ
が移動しているか否かを知ることができず、各処
理モジユールに接続された分岐データ伝送路にお
けるデータの詰まり具合、即ち各処理モジユール
において処理能力にまだ余裕があるか否かという
ことがわからない。従つて、場合によつてはある
処理モジユールのみにデータが集中し、全体とし
てのデータ処理速度が速くなつてしまうという問
題があつた。 また上記データ伝送装置においては、その合流
部において入力及び出力のデータ伝送路の空き状
態を監視して合流を許可するようにしているが、
当該部分の回路構成が複雑であるという問題があ
つた。 この発明は、かかる点に鑑みてなされたもの
で、分岐データ伝送路の状態に応じて分岐制御が
できるとともに、合流部の回路構成を簡単にする
ことのできるデータ伝送装置を提供することを目
的としている。 〔問題点を解決するための手段〕 この発明に係るデータ伝送装置は、データラツ
チ及びＣ素子からなる自走式シフトレジスタを用
いて各データ伝送路を構成したものにおいて、分
岐部においては分岐データ伝送路の空き状態及び
データが移動しているか否か、即ちデータの詰ま
り状態を検知して分岐制御を行なうようにし、ま
た合流部においては、本線上のデータが止まらな
いということを前提に、本線上の合流点後方のみ
の空き状態を監視して合流制御を行なうようにし
たものである。 〔作用〕 この発明においては、分岐制御を行なうに際
し、分岐データ伝送路の空き状態及びデータの詰
まり状態を監視して分岐制御を行なうから、ある
処理モジユールにデータが集中することなく負荷
分散され、また合流制御を行なうに際し、後方の
みの空き状態を監視して合流を許可するから、前
方の空き状態を監視するための回路等が省略さ
れ、回路構成が簡単になる。 〔実施例〕 以下、本発明の実施例を図について説明する。
本発明の一実施例の全体的な構成は第１図と同様
である。 第２図は本発明の一実施例による分岐部のブロ
ツク構成図であり、図において、第１２図と同一
符号は同一又は相当部分を示す。７５は分岐デー
タ伝送路３０の空き状態を監視するための空きバ
ツフア監視部（伝送路空き検知部）であり、これ
は第３図に示すように、各Ｃ素子出力にオープン
コレクタインバータ７５ａ〜７５ｅを接続し、そ
れらの出力をワイヤードOR接続して構成され、
図中のＣ素子の出力が全て「０」のとき、空き検
知出力Ｂ（BLANK）「１」を出力するものであ
る。８５は上記分岐データ伝送路３０におけるデ
ータの詰まりを検知するためのデータ詰まり検知
部であり、これは第４図に示すように、各Ｃ素子
出力に非反転形オープンコレクタインバータ８５
ａ〜８５ｃを接続するとともに、それらの出力を
ワイヤードOR接続して構成され、各Ｃ素子の出
力が全て「１」のとき、即ちこの例では３ワード
分のデータが待機状態となつているとき、詰まり
検知出力Ｐ「１」を出力するものである。１５は
一致回路であり、上記空きバツフア監視部７５及
びデータ詰まり検知部８５の両回路から「１」が
出力されたとき、制御信号Ｂ，Ｒ（BRNRDY）
を出力するものである。 また、５０は分岐判定部であり、これは第５図
で示すように、第１７図で示した回路に、
NANDゲート回路５５の出力である分岐判定結
果及び上記一致回路１５からの制御信号Ｂ，Ｒを
２入力とするANDゲート５７が追加されてなる
ものである。なお、その他の回路の構成（Ｃ素子
の回路構成も含む）については前記従来例で示し
たものと同様である。 第６図に合流部のブロツク構成を示す。本実施
例の合流部は前記第１８図で示した構成とほぼ同
様であり、従来との相違点は、空きバツフア監視
部８０において入力データ伝送路１０のみの空き
状態を監視して合流を制御するようにしたことで
ある。即ち本合流部は、ループ状に構成された伝
送路においてデータが止まらないという条件のも
とでは、合流部における本線の合流点後方を監視
しておけば、合流部の前方を監視していることと
等価となるということに基いて構成されたもので
ある。具体的な回路構成としては、第１８図に示
した回路において、出力データ伝送路２０に設け
られたオープンコレクタインバータ８０ａ〜８０
ｄを省略したものと同等のものが考えられる。 次に動作について説明する。 まず第２図に従つて分岐部の動作を説明すれ
ば、パケツトデータが入力データ伝送路１０に入
力されると、前記第１７図で説明したと同様の動
作で分岐判定が行なわれる。またこれと同時に、
分岐データ伝送路３０においては、該伝送路の空
き状態及びデータの詰まり状態がそれぞれ空きバ
ツフア監視部７５、データ詰まり検知部８５で監
視されており、これらの両検知部の検知結果は一
致回路１５を介して分岐判定部５０に送られる。
そしてこれらの検知結果及び上記分岐判定の結果
に応じて分岐制御が行なわれる。即ち、入力デー
タ伝送路１０上のパケツトデータが本分岐部で分
岐すべきデータであると判定され、しかも分岐デ
ータ伝送路３０上に所定の空きバツフアが存在
し、かつデータの詰まりがないと判定されれば、
分岐判定部５０からＣ信号が分岐制御部４０に与
えられ、これにより上記入力データ伝送路１０上
のパケツトデータは分岐データ伝送路３０に分岐
される。また上記３条件の１つでも成立しない場
合は上記パケツトデータは分岐されず、出力デー
タ伝送路２０へ与えられる。なお分岐制御部４０
における詳細な動作は従来動作と同様である。 次に第６図に従つて合流部の動作を説明する。
本実施例の動作は従来の合流動作とほぼ同様であ
るが、本実施例においては、前述したようにデー
タ伝送路上のデータは止まることがないという前
提のもとに、合流部の後方、即ち入力データ伝送
路１０上の空き状態のみが監視されており、該入
力データ伝送路１０上に所定ワード数以上の空き
バツフアが存在すれば、出力データ伝送路２０の
状態にかかわらずデータの合流が許可される。 このような本実施例装置では、分岐部において
分岐データ伝送路３０の空き状態及びデータの詰
まり状態を検知して分岐制御を行なうようにした
ので、例えば１つの処理モジユールにデータが集
中し、そのデータ量が該モジユールの処理能力を
越えているような場合は、データを他の処理モジ
ユールへ供給して処理することができる。従つ
て、１つの処理モジユールへデータが集中的に供
給されるようなこともなく、パケツトデータの分
岐を円滑，高速に行なうことができる。 また合流部においては、合流部の後方のみの空
き状態の監視を行なつて合流制御するようにした
ので、従来装置に比してその回路構成が簡単にな
る。 第７図は分岐制御部４０の他の実施例を示した
もので、これはＣ素子の前段への制御信号の返し
方が上記実施例と異なるものである。またこの図
では、初期化のための回路をも示している。即
ち、本実施例では出力データ伝送路側のＣ素子及
び分岐データ伝送路側のＣ素子から入力データ伝
送路側のＣ素子へ制御信号を返すとき、両信号を
負論理入出力のOR回路４５を介して返すように
している。また４６，４７はそれぞれＤ型ラツチ
４４を初期化するためのフリツプフロツプ，イン
バータであり、システムの初期状態において
INIT信号を入力し、Ｄ型ラツチ４４のゲートを
開いてＣ信号（「０」）をラツチし、これにより初
期状態においては、常に入力データ伝送路のデー
タが出力データ伝送路へ与えられるようにするた
めのものである。 また第９図，第１０図はそれぞれ分岐部の空き
バツフア監視部７５、データ詰まり検知部８５の
他の構成例を示すもので、これはデータラツチの
間にＣ素子が２段設けられたものに適用される構
成例である。このような構成は、Ｃ素子間の制御
信号の転送速度がデータラツチ間でのデータ転送
速度より早い場合等に有効なものであり、そして
このような実施例におけるＣ素子の回路構成例と
しては、第１１図ａに示したように、前段への制
御信号Ｐ１としてNANDゲートＣ１３の出力を
用いるようにしたものが望ましい。またＣ素子の
構成としては種々の構成が考えられ、例えば第１
１図ｂに示すように、２入力NANDゲートＣ１
４，Ｃ１５，Ｃ１６、負論理入力ORゲートＣ１
７、インバータＣ１８によつて構成してもよい。 上記第９図の空きバツフア監視部７６は、各Ｃ
素子出力に接続されたオープンコレクタインバア
ータ７６ａ〜７６ｆからなり、図中のＣ素子出力
が全て「０」のとき空き検知出力「１」を出力す
るものである。また第１０図のデータ詰まり検知
部８６は、各Ｃ素子出力に接続されたオープンコ
レクタインバータ８６ａ〜８６ｆ及びＣ素子の前
段への制御信号出力に接続されたオープンコレク
タインバータ８６ｇ〜８６ｌからなり、各Ｃ素子
の出力が、図で示すように左から順に「０，１，
０，１，０，１」又は「１，０，１，０，１，
０」となつたときデータの詰まりを検知し、その
結果詰まり出力Ｐを出力するものである。 第８図は分岐制御部のさらに他の実施例を示す
もので、これは第９図，第１０図に示したよう
に、データラツチ間にＣ素子を２段有してなるデ
ータ伝送路に適用されるものである。図中、第７
図と同一符号は同一のものを示し、４８ｅ，４８
ｇはそれぞれNANDゲート４２ｅ，４２ｇと同
様の動作をするNANDゲート、４８ｆ，４８ｈ
はそれぞれNANDゲート４２ｆ，４２ｈと同様
の動作をするオープンコレクタのNANDゲート
であり、各オープンコレクタNANDゲート４８
ｆ，４８ｈの出力をワイヤードOR接続して前段
のＣ素子へ制御信号を返すようにしている。従つ
てこの実施例では、第７図の実施例に比較して論
理ゲート遅延段数が１段減少し、本分岐部のデー
タスループツトを向上させることができる。 なお、上記各実施例では非同期システム間でデ
ータ伝送を行なう場合について説明したが、本発
明は同期システム間でデータ伝送を行なう場合に
ついても同様に適用でき、この場合はＣ素子を同
期型制御素子とすればよい。 〔発明の効果〕 以上のように、本発明によれば、自走式シフト
レジスタを用いて各データ伝送路を構成したデー
タ伝送装置において、分岐部においては分岐デー
タ伝送路の空き状態及びデータの詰まり状態を検
知して分岐制御を行ない、合流部においては後方
のみの空き状態を見て合流制御を行なうようにし
たので、１つの処理モジユールにデータが集中し
てシステム全体としてのデータ処理速度が遅くな
るのを防止でき、また合流部の回路構成を簡単化
することができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例によるデータ伝送装
置の全体構成図、第２図はその分岐部のブロツク
図、第３図は該分岐部の空きバツフア監視部の一
構成例を示す図、第４図は該分岐部のデータ詰ま
り検知部の一構成例を示す図、第５図は該分岐部
の分岐判定部の一構成例を示す図、第６図は該デ
ータ伝送装置の合流部のブロツク図、第７図及び
第８図は該装置の分岐制御部の他の構成例を示す
図、第９図は該装置の空きバツフア監視部の他の
構成例を示す図、第１０図は該装置のデータ詰ま
り検知部の他の構成例を示す図、第１１図ａ，ｂ
はＣ素子の他の構成例を示す図、第１２図ないし
第１８図は本件出願人の既に開発したデータ伝送
装置を示す図であり、第１２図はその分岐部のブ
ロツク図、第１３図は合流部のブロツク図、第１
４図は伝送路を構成する非同期自走式シフトレジ
スタの一構成例を示すブロツク図、第１５図はそ
のＣ素子の具体的な回路構成例を示す図、第１６
図はＣ素子の状態遷移を示す図、第１７図は第１
２図に示す分岐部の具体的な回路構成例を示す
図、第１８図は第１３図に示す合流部の具体的な
回路構成例を示す図である。 １０……入力データ伝送路、２０……出力デー
タ伝送路、３０……分岐データ伝送路、４０……
分岐制御部、５０……分岐判定部、６０……合流
制御部、７０……合流データ伝送路、７５，７６
……空きバツフア監視部（分岐データ伝送路空き
検知手段）、８０……空きバツフア監視部（本線
データ伝送路空き検知手段）、８５，８６……デ
ータ詰まり検知部。なお、図中同一符号は同一又
は相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 １ 本線データ伝送路、分岐データ伝送路、及び
   合流データ伝送路が、複数のデータ記憶手段及び
   隣接段の転送制御回路からの制御信号に応じて自
   段のデータ記憶手段を制御する各段の転送制御回
   路からなるシフトレジスタを用いて構成されてな
   るデータ伝送装置であつて、 上記分岐データ伝送路の入力側に設けられ当該
   入力側の空き状態を監視するための分岐データ伝
   送路空き検知手段、上記分岐データ伝送路の上記
   空き検知手段の出力側に設けられ当該出力側にお
   いてデータが移動しているか否かを検出して該分
   岐データ伝送路におけるデータの詰まりを検知す
   るデータ詰まり検知手段、及び該両手段により空
   きが存在しかつデータの詰まりがないことが検知
   されたとき本線上のデータを該分岐データ伝送路
   に分岐せしめる分岐判定手段を有する入力データ
   分岐手段と、 本線上の合流点後方の空き状態を監視するため
   の本線データ伝送路空き検知手段、及び該手段に
   より空きが検知されたとき合流データ伝送路上の
   データを本線に合流せしめる合流判定手段を有す
   るデータ合流手段とを備えたことを特徴とするデ
   ータ伝送装置。 ２ 上記本線データ伝送路はループ状に構成され
   てなるものであることを特徴とする特許請求の範
   囲第１項記載のデータ伝送装置。 ３ 上記入力データ分岐手段は、本線上のデータ
   をその内容に応じて選択的に分岐するための選択
   的分岐判定手段を有するものであることを特徴と
   する特許請求の範囲第１項又は第２項記載のデー
   タ伝送装置。