JPH0446486B2 - - Google Patents
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- JPH0446486B2 JPH0446486B2 JP59195379A JP19537984A JPH0446486B2 JP H0446486 B2 JPH0446486 B2 JP H0446486B2 JP 59195379 A JP59195379 A JP 59195379A JP 19537984 A JP19537984 A JP 19537984A JP H0446486 B2 JPH0446486 B2 JP H0446486B2
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- JP
- Japan
- Prior art keywords
- voltage
- common
- bipolar transistor
- emitter
- field effect
- Prior art date
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Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はバイポーラ形パワートランジスタと電
界効果形パワートランジスタとが並列に構成され
スイツチング動作を行う半導体装置に関する。
界効果形パワートランジスタとが並列に構成され
スイツチング動作を行う半導体装置に関する。
以下各図の説明において同一の符号は同一又は
相当部分を示す。
相当部分を示す。
スイツチング動作を行うこの種の装置としては
従来バイポーラ形パワートランジスタ（以下バイ
ポーラトランジスタと呼ぶ）、あるいは電界効果
形パワートランジスタ（以下FETと呼ぶ）を用
いることが知られている。しかしバイポーラトラ
ンジスタはON電圧が低いものの、ターンオン時
間（以下tonと記す）、降下時間（フオール時間と
も呼び以下tfと記す）が遅く、又ターンオフ時に
トランジスタに加わる逆電圧がいわゆる安全動作
領域内に納まる必要があるなどの問題もあつて、
使用しにくいものであつた。他方FETについて
は上記のようなスイツチング時の問題はないもの
の、ON電圧が高いため、これもまた使用しにく
いものであつた。
従来バイポーラ形パワートランジスタ（以下バイ
ポーラトランジスタと呼ぶ）、あるいは電界効果
形パワートランジスタ（以下FETと呼ぶ）を用
いることが知られている。しかしバイポーラトラ
ンジスタはON電圧が低いものの、ターンオン時
間（以下tonと記す）、降下時間（フオール時間と
も呼び以下tfと記す）が遅く、又ターンオフ時に
トランジスタに加わる逆電圧がいわゆる安全動作
領域内に納まる必要があるなどの問題もあつて、
使用しにくいものであつた。他方FETについて
は上記のようなスイツチング時の問題はないもの
の、ON電圧が高いため、これもまた使用しにく
いものであつた。
そこで上記の問題点を解決するため、従来、第
５図のようにバイポーラトランジスタＱ１と
FETQ２を並列にすなわち前者Ｑ１のエミツタＥ
１と後者Ｑ２のソースＳを接続して共通エミツタ
Ｅとし、前者Ｑ１のコレクタＣ１と後者Ｑ２のド
レインＤを接続して共通コレクタＣとして、スイ
ツチング回路に使用することが知られている。
５図のようにバイポーラトランジスタＱ１と
FETQ２を並列にすなわち前者Ｑ１のエミツタＥ
１と後者Ｑ２のソースＳを接続して共通エミツタ
Ｅとし、前者Ｑ１のコレクタＣ１と後者Ｑ２のド
レインＤを接続して共通コレクタＣとして、スイ
ツチング回路に使用することが知られている。
この半導体装置は第５図のトランジスタＱ１，
Ｑ２のベースＢ、ゲートＧに第６図１，２の波形
のような駆動信号（ベース電流IB、ゲート電圧
VG）を入れることによつて、トランジスタＱ２
をＱ１より早くONさせ遅くOFFさせるものであ
る。
Ｑ２のベースＢ、ゲートＧに第６図１，２の波形
のような駆動信号（ベース電流IB、ゲート電圧
VG）を入れることによつて、トランジスタＱ２
をＱ１より早くONさせ遅くOFFさせるものであ
る。
すなわち第６図１〜４はそれぞれバイポーラト
ランジスタＱ１のベース電流IB、FETQ２のゲ
ート電圧VG、バイポーラトランジスタＱ１のコ
レクタ電流IC、FETQ２のドレイン電流IDの各
波形を示す。同図２のように時点ｔ０にFETQ２
のゲートＧにそのしきい値電圧より高い値のゲー
ト電圧VGが与えられることによりFETQ２は速
やかにON状態となり、同図４のようにスイツチ
ング回路の負荷電流Ｉがドレイン電流IDとして
流れ始める。
ランジスタＱ１のベース電流IB、FETQ２のゲ
ート電圧VG、バイポーラトランジスタＱ１のコ
レクタ電流IC、FETQ２のドレイン電流IDの各
波形を示す。同図２のように時点ｔ０にFETQ２
のゲートＧにそのしきい値電圧より高い値のゲー
ト電圧VGが与えられることによりFETQ２は速
やかにON状態となり、同図４のようにスイツチ
ング回路の負荷電流Ｉがドレイン電流IDとして
流れ始める。
次に期間Ｔ１ののちの時点ｔ１にバイポーラト
ランジスタＱ１のベースＢに同図１のようにベー
ス流IBが与えられ、バイポーラトランジスタＱ
１のエミツタ・コレクタ電圧は比較的ゆるやかに
下降してON電圧となり、これとともに負荷電流
Ｉは同図３，４のコレクタ電流IC、ドレイン電
流IDのように除々にON電圧がFETQ２より低い
バイポーラトランジスタＱ１側に移行し、やがて
大部分の負荷電流Ｉがコレクタ電流ICとしてバ
イポーラトランジスタＱ１を流れるようになる。
ランジスタＱ１のベースＢに同図１のようにベー
ス流IBが与えられ、バイポーラトランジスタＱ
１のエミツタ・コレクタ電圧は比較的ゆるやかに
下降してON電圧となり、これとともに負荷電流
Ｉは同図３，４のコレクタ電流IC、ドレイン電
流IDのように除々にON電圧がFETQ２より低い
バイポーラトランジスタＱ１側に移行し、やがて
大部分の負荷電流Ｉがコレクタ電流ICとしてバ
イポーラトランジスタＱ１を流れるようになる。
次に同図１のようにベース電流IBが期間Ｔ２
だけ流されたのち時点ｔ２に断たれると、バイポ
ーラトランジスタＱ１は再び除々にOFF状態に
移行し、同図３，４のように負荷電流Ｉはバイポ
ーラトランジスタＱ１側からFETQ２側にドレイ
ン電流IDとして移行する。
だけ流されたのち時点ｔ２に断たれると、バイポ
ーラトランジスタＱ１は再び除々にOFF状態に
移行し、同図３，４のように負荷電流Ｉはバイポ
ーラトランジスタＱ１側からFETQ２側にドレイ
ン電流IDとして移行する。
次に時点ｔ２から期間Ｔ３を経た時点ｔ３にゲ
ート電圧VGが断たれると、FETQ２は同図４の
ドレイン電流IDのように速やかにOFF状態とな
つて負荷電流Ｉが断たれ、スイツチング動作１サ
イクル（１開閉）が終わる。
ート電圧VGが断たれると、FETQ２は同図４の
ドレイン電流IDのように速やかにOFF状態とな
つて負荷電流Ｉが断たれ、スイツチング動作１サ
イクル（１開閉）が終わる。
このように第５図の半導体装置では、最初に
FETQ２がONするため、ターンオン損失は
FETQ２のみで発生するが、FETQ２のターンオ
ン時間tonは短いため、バイポーラトランジスタ
Ｑ１がONする場合に比較すれば、ターンオフ損
失ははるかに小さい。
FETQ２がONするため、ターンオン損失は
FETQ２のみで発生するが、FETQ２のターンオ
ン時間tonは短いため、バイポーラトランジスタ
Ｑ１がONする場合に比較すれば、ターンオフ損
失ははるかに小さい。
一方、Ｔ２期間中はバイポーラトランジスタＱ
１もONするが、第７図の両トランジスタＱ１，
Ｑ２のON電圧特性（すなわち第７図はそれぞれ
バイポーラトランジスタＱ１又はFETQ２のコレ
クタ電流IC又はドレイン電流IDの大きさと、ON
電圧つまり飽和コレクタ・エミツタ電圧VCE
（sat）又はドレイン・ソースON電圧VDSONの
関係を示している。）に示されるように、バイポ
ーラトランジスタＱ１の方がON電圧が低いため
このトランジスタＱ１側に電流が流れる。またタ
ーンオフ時tofもFETQ２が後からOFFするため、
ターンフ損失はFETQ２で発生するが小さい。
１もONするが、第７図の両トランジスタＱ１，
Ｑ２のON電圧特性（すなわち第７図はそれぞれ
バイポーラトランジスタＱ１又はFETQ２のコレ
クタ電流IC又はドレイン電流IDの大きさと、ON
電圧つまり飽和コレクタ・エミツタ電圧VCE
（sat）又はドレイン・ソースON電圧VDSONの
関係を示している。）に示されるように、バイポ
ーラトランジスタＱ１の方がON電圧が低いため
このトランジスタＱ１側に電流が流れる。またタ
ーンオフ時tofもFETQ２が後からOFFするため、
ターンフ損失はFETQ２で発生するが小さい。
このことによつて、ton、tofが小さくかつON
電圧が小さいと言う効果を得ていたのであるが、
この装置には次のような欠点がある。
電圧が小さいと言う効果を得ていたのであるが、
この装置には次のような欠点がある。
端子が４端子あるため、同一パツケージ内に
２つのトランジスタＱ１，Ｑ２を構成しようと
すると、従来装置に比べ端子を１つ余分につく
らなければならないため大形化する。
２つのトランジスタＱ１，Ｑ２を構成しようと
すると、従来装置に比べ端子を１つ余分につく
らなければならないため大形化する。
トランジスタＱ１とＱ２の入力信号（ベース
電流IBとゲート電圧VG）がそれぞれ別な波形
をしており、入力信号電圧（駆動信号電圧とも
いう）をつくるための回路が複雑化する。
電流IBとゲート電圧VG）がそれぞれ別な波形
をしており、入力信号電圧（駆動信号電圧とも
いう）をつくるための回路が複雑化する。
この発明は前述の欠点を除き、従来のスイツチ
ング用半導体装置と同じく３端子素子であり、か
つ単純な方形波パルスの入力信号電圧で、ton、
tofが短かくON電圧の低いスイツチング用半導体
装置を提供することを目的とする。
ング用半導体装置と同じく３端子素子であり、か
つ単純な方形波パルスの入力信号電圧で、ton、
tofが短かくON電圧の低いスイツチング用半導体
装置を提供することを目的とする。
本発明の要点はバイポーラトランジスタのエミ
ツタ、コレクタをそれぞれ電界効果トランジスタ
のソース、ドレインに接続してバイポーラトラン
ジスタと電界効果トランジスタとの並列接続と
し、この共通に接続されたエミツタ、ソースを共
通エミツタ、同じくコレクタ、ドレインを共通コ
レクタとし、前記共通エミツタ、共通コレクタ間
で負荷電流を開閉する半導体装置において、 通電阻止手段の一端をバイポーラトランジスタ
のベースに接続し、前記通電阻止手段の他端に前
記電界効果トランジスタのゲートを接続してこの
他端とゲートとの接続点を共通駆動端子とし、前
記通電阻止手段は前記共通駆動端子から印加する
印加電圧が前記電界効果トランジスタのゲートの
しきい値電圧（スレツシユホルド電圧など）を超
える所定電圧に達する迄通電を阻止する素子と
し、前記共通駆動端子と前記共通エミツタ間に、
少なくとも前記所定電圧以上の波高値を持ち、そ
の立上り時、立下り時に前記しきい値電圧に相当
する電圧と前記所定電圧に相当する電圧に達する
のに時間的ずれを生ずる台形状の駆動信号電圧を
与え、前記バイポーラトランジスタと電界効果ト
ランジスタが異なる時間に開閉するようにした点
と、もしくはさらに前記通電阻止手段の素子はツ
エナダイオード又は該ツエナダイオードと抵抗と
の直列回路からなるようにした点と、又はさらに
前記駆動信号電圧は前記共通駆動端子と前記共通
エミツタ間に接続されたコンデンサ（及び必要に
応じその他の手段）を介して（方形波信号電圧か
ら）形成されるようにした点にあり、これにより
共通の方形波駆動信号電圧を用いてバイポーラト
ランジスタが電界効果トランジスタより遅くON
し、早くOFFできるようにした点にある。
ツタ、コレクタをそれぞれ電界効果トランジスタ
のソース、ドレインに接続してバイポーラトラン
ジスタと電界効果トランジスタとの並列接続と
し、この共通に接続されたエミツタ、ソースを共
通エミツタ、同じくコレクタ、ドレインを共通コ
レクタとし、前記共通エミツタ、共通コレクタ間
で負荷電流を開閉する半導体装置において、 通電阻止手段の一端をバイポーラトランジスタ
のベースに接続し、前記通電阻止手段の他端に前
記電界効果トランジスタのゲートを接続してこの
他端とゲートとの接続点を共通駆動端子とし、前
記通電阻止手段は前記共通駆動端子から印加する
印加電圧が前記電界効果トランジスタのゲートの
しきい値電圧（スレツシユホルド電圧など）を超
える所定電圧に達する迄通電を阻止する素子と
し、前記共通駆動端子と前記共通エミツタ間に、
少なくとも前記所定電圧以上の波高値を持ち、そ
の立上り時、立下り時に前記しきい値電圧に相当
する電圧と前記所定電圧に相当する電圧に達する
のに時間的ずれを生ずる台形状の駆動信号電圧を
与え、前記バイポーラトランジスタと電界効果ト
ランジスタが異なる時間に開閉するようにした点
と、もしくはさらに前記通電阻止手段の素子はツ
エナダイオード又は該ツエナダイオードと抵抗と
の直列回路からなるようにした点と、又はさらに
前記駆動信号電圧は前記共通駆動端子と前記共通
エミツタ間に接続されたコンデンサ（及び必要に
応じその他の手段）を介して（方形波信号電圧か
ら）形成されるようにした点にあり、これにより
共通の方形波駆動信号電圧を用いてバイポーラト
ランジスタが電界効果トランジスタより遅くON
し、早くOFFできるようにした点にある。
以下第１図〜第４図に基づいて本発明の実施例
を説明する。第１図、第２図はそれぞれ本発明の
異つた実施例の構成を示す回路図、第３図は本発
明の原理構成を示す回路図、第４図は第３図にお
ける入力信号電圧の波形例を示す図である。
を説明する。第１図、第２図はそれぞれ本発明の
異つた実施例の構成を示す回路図、第３図は本発
明の原理構成を示す回路図、第４図は第３図にお
ける入力信号電圧の波形例を示す図である。
まず第３図、第４図について説明する。第３図
におけるZDはツエナダイオード、Ｒ１は抵抗で
あり、第４図の入力信電圧Viは第３図の端子Ａ
と共通エミツタＥ間に、つまりFETQ２のゲート
Ｇには直接に、バイポーラトランジスタＱ１のベ
ースＢには抵抗Ｒ１とツエナダイオードZDとの
直列回路を介して与えられる。
におけるZDはツエナダイオード、Ｒ１は抵抗で
あり、第４図の入力信電圧Viは第３図の端子Ａ
と共通エミツタＥ間に、つまりFETQ２のゲート
Ｇには直接に、バイポーラトランジスタＱ１のベ
ースＢには抵抗Ｒ１とツエナダイオードZDとの
直列回路を介して与えられる。
また第４図においてVPは入力信号電圧Viの最
高値、VZはツエナダイオードZDのツエナ電圧、
Ｖ０はFETQ２のゲートＧのしきい値電圧（スレ
ツシユホルド電圧）を示す。
高値、VZはツエナダイオードZDのツエナ電圧、
Ｖ０はFETQ２のゲートＧのしきい値電圧（スレ
ツシユホルド電圧）を示す。
いま第３図の端子Ａに第４図のような台形の入
力信号電圧Viを入れるとVi≧Ｖ０となり始める
点Ｐ１でFETQ２がONする。さらにVi≧VZと
なり始める点Ｐ２以後ではバイポーラトランジス
タＱ１にベース電流IBが流れトランジスタＱ１
がONする。抵抗Ｒ１はこのときのベース電流IB
の調節用のものであり、入力信号電圧Viが最高
値VPにあるとき所定のベース電流IBが流れるよ
うに、すなわち R1＝（VP−VZ）／IBのように抵抗Ｒ１が定め
られる。また、Vi＜Vzとなる点Ｐ３以後はまず
バイポーラトランジスタＱ１がOFFし、さらに
Vi＜V0となる点Ｐ４以後ではFETQ２がOFFす
るためトランジスタＱ２はＱ１より常に早くON
し、遅くOFFするため、目的の効果が得られる
ことになる。
力信号電圧Viを入れるとVi≧Ｖ０となり始める
点Ｐ１でFETQ２がONする。さらにVi≧VZと
なり始める点Ｐ２以後ではバイポーラトランジス
タＱ１にベース電流IBが流れトランジスタＱ１
がONする。抵抗Ｒ１はこのときのベース電流IB
の調節用のものであり、入力信号電圧Viが最高
値VPにあるとき所定のベース電流IBが流れるよ
うに、すなわち R1＝（VP−VZ）／IBのように抵抗Ｒ１が定め
られる。また、Vi＜Vzとなる点Ｐ３以後はまず
バイポーラトランジスタＱ１がOFFし、さらに
Vi＜V0となる点Ｐ４以後ではFETQ２がOFFす
るためトランジスタＱ２はＱ１より常に早くON
し、遅くOFFするため、目的の効果が得られる
ことになる。
次に第１図、第２図の実施例を説明する。両図
におけるＫ１は入力信号電圧Viの立上り、立下
りの変化をゆるやかにするためのコンデンサ、Ｒ
２はコンデンサＫ１の放電抵抗である。コンデン
サ１は第１図ではトランジスタＱ１，Ｑ２の共通
エミツタＥと端子Ａとの間に接続されているが、
第２図ではコンデンサＫ１の端子Ａ側への接続点
が、抵抗Ｒ１とツエナダイオードZDとの接続点
Ａ１に置換つている。
におけるＫ１は入力信号電圧Viの立上り、立下
りの変化をゆるやかにするためのコンデンサ、Ｒ
２はコンデンサＫ１の放電抵抗である。コンデン
サ１は第１図ではトランジスタＱ１，Ｑ２の共通
エミツタＥと端子Ａとの間に接続されているが、
第２図ではコンデンサＫ１の端子Ａ側への接続点
が、抵抗Ｒ１とツエナダイオードZDとの接続点
Ａ１に置換つている。
コンデンサＫ１の付加により入力信号電圧Vi
が方形波状に立上りかつ立下つた場合でもコンデ
ンサＫ１の両端電圧が第４図の台形波状に変化す
る。すなわち第１図の場合は入力信号電圧Viの
立上りの際コンデンサＫ１は図外の入力信号源の
内部抵抗によつて制限される電流によつて充電さ
れゆるやかに立上り、また同じく立下りの際は前
記内部抵抗及び抵抗Ｒ２を介してゆるやかに放電
する。また第２図は前記内部抵抗が小さい場合の
回路構成例で、抵抗Ｒ１が前記内部抵抗の代りに
もなる。このようにして方形波という単純な波形
の入力信号電圧Viを端子Ａに加えることによつ
て第３図で述べたと同様なトランジスタＱ１，Ｑ
２のスイツチング動作を行わせることができる。
が方形波状に立上りかつ立下つた場合でもコンデ
ンサＫ１の両端電圧が第４図の台形波状に変化す
る。すなわち第１図の場合は入力信号電圧Viの
立上りの際コンデンサＫ１は図外の入力信号源の
内部抵抗によつて制限される電流によつて充電さ
れゆるやかに立上り、また同じく立下りの際は前
記内部抵抗及び抵抗Ｒ２を介してゆるやかに放電
する。また第２図は前記内部抵抗が小さい場合の
回路構成例で、抵抗Ｒ１が前記内部抵抗の代りに
もなる。このようにして方形波という単純な波形
の入力信号電圧Viを端子Ａに加えることによつ
て第３図で述べたと同様なトランジスタＱ１，Ｑ
２のスイツチング動作を行わせることができる。
なお本発明におけるトランジスタＱ１とＱ２と
の組合せは前述の実施例のような、NPNトラン
ジスタとＮチヤネルFETとの組合せのみならず、
PNPトランジスタとＰチヤネルFETとの組合せ
でも有効である。ただし後者の場合第１図、第２
図のツエナダイオードZDの方向は逆とする必要
がある。またバイポーラトランジスタＱ１はダー
リントン接続のトランジスタであつてもかまわな
い。
の組合せは前述の実施例のような、NPNトラン
ジスタとＮチヤネルFETとの組合せのみならず、
PNPトランジスタとＰチヤネルFETとの組合せ
でも有効である。ただし後者の場合第１図、第２
図のツエナダイオードZDの方向は逆とする必要
がある。またバイポーラトランジスタＱ１はダー
リントン接続のトランジスタであつてもかまわな
い。
以上の説明から明らかなように、本発明によれ
ばバイポーラトランジスタとFETとのエミツタ
とソース及びコレククタとドレインをそれぞれ接
続した半導体装置において、バイポーラトランジ
スタのベース端子にツエナダイオードと抵抗との
直列回路の一端をツエナダイオーがベース端子側
となるように接続し、かつコンデンサの一端を共
通エミツタに、該コンデンサの他端を前記直列回
路の他端又は前記抵抗とツエナダイオードとの接
続点に接続し前記コンデンサの他端にFETのゲ
ートを接続して共通のベース端子としたため、 ３端子素子であり 単純な方形波入力信号電圧で制御でき、かつ ton、tofが速くON電圧の低い 半導体装置を構成できると言う効果が得られ
る。
ばバイポーラトランジスタとFETとのエミツタ
とソース及びコレククタとドレインをそれぞれ接
続した半導体装置において、バイポーラトランジ
スタのベース端子にツエナダイオードと抵抗との
直列回路の一端をツエナダイオーがベース端子側
となるように接続し、かつコンデンサの一端を共
通エミツタに、該コンデンサの他端を前記直列回
路の他端又は前記抵抗とツエナダイオードとの接
続点に接続し前記コンデンサの他端にFETのゲ
ートを接続して共通のベース端子としたため、 ３端子素子であり 単純な方形波入力信号電圧で制御でき、かつ ton、tofが速くON電圧の低い 半導体装置を構成できると言う効果が得られ
る。
第１図は本発明の１実施例の構成を示す回路
図、第２図は同じく他の実施例の構成を示す回路
図、第３図は本発明の原理を説明する回路図、第
４図は第３図における入力信号電圧の波形例を示
す図、第５図は従来装置の構成を示す回路図、第
６図は第５図の動作を説明する各部波形図、第７
図はバイポーラトランジスタとFETとのON電圧
特性を比較して示す図である。 Ｑ１…バイポーラトランジスタ、Ｑ２…電界効
果トランジスタ（FET）、ZD…ツエナダイオー
ド、Ｋ１…コンデンサ、Ｒ１，Ｒ２…抵抗、Vi
…入力信号電圧。
図、第２図は同じく他の実施例の構成を示す回路
図、第３図は本発明の原理を説明する回路図、第
４図は第３図における入力信号電圧の波形例を示
す図、第５図は従来装置の構成を示す回路図、第
６図は第５図の動作を説明する各部波形図、第７
図はバイポーラトランジスタとFETとのON電圧
特性を比較して示す図である。 Ｑ１…バイポーラトランジスタ、Ｑ２…電界効
果トランジスタ（FET）、ZD…ツエナダイオー
ド、Ｋ１…コンデンサ、Ｒ１，Ｒ２…抵抗、Vi
…入力信号電圧。
Claims (1)
- 【特許請求の範囲】 １ バイポーラトランジスタのエミツタ、コレク
タをそれぞれ電界効果トランジスタのソース、ド
レインに接続してバイポーラトランジスタと電界
効果トランジスタとの並列接続とし、この共通に
接続されたエミツタ、ソースを共通エミツタ、同
じくコレクタ、ドレインを共通コレクタとし、前
記共通エミツタ、共通コレクタ間で負荷電流を開
閉する半導体装置において、通電阻止手段の一端
をバイポーラトランジスタのベースに接続し、前
記通電阻止手段の他端に前記電界効果トランジス
タのゲートを接続してこの他端とゲートとの接続
点を共通駆動端子とし、前記通電阻止手段は前記
共通駆動端子から印加する印加電圧が前記電界効
果トランジスタのゲートのしきい値電圧を超える
所定電圧に達する迄通電を阻止する素子とし、前
記共通駆動端子と前記共通エミツタ間に、少なく
とも前記所定電圧以上の波高値を持ち、その立上
り時、立下り時に前記しきい値電圧に相当する電
圧と前記所定電圧に相当する電圧に達するのに時
間的ずれを生ずる台形状の駆動信号電圧を与え、
前記バイポーラトランジスタと電界効果トランジ
スタが異なる時間に開閉することを特徴とするス
イツチング用半導体装置。 ２ 特許請求の範囲第１項に記載の装置におい
て、前記通電阻止手段の素子はツエナダイオード
又は該ツエナダイオードと抵抗との直列回路から
なることを特徴とするスイツチング用半導体装
置。 ３ 特許請求の範囲第１項又は第２項に記載の装
置において、前記駆動信号電圧は前記共通駆動端
子と前記共通エミツタ間に接続されたコンデンサ
を介して形成されるものであることを特徴とする
スイツチング用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59195379A JPS6172411A (ja) | 1984-09-18 | 1984-09-18 | スイツチング用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59195379A JPS6172411A (ja) | 1984-09-18 | 1984-09-18 | スイツチング用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6172411A JPS6172411A (ja) | 1986-04-14 |
| JPH0446486B2 true JPH0446486B2 (ja) | 1992-07-30 |
Family
ID=16340186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59195379A Granted JPS6172411A (ja) | 1984-09-18 | 1984-09-18 | スイツチング用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6172411A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102859858B (zh) | 2010-02-05 | 2015-04-15 | 松下电器产业株式会社 | 电力变换装置 |
| JP2012234926A (ja) * | 2011-04-28 | 2012-11-29 | Sanken Electric Co Ltd | 半導体装置 |
| JP5854895B2 (ja) * | 2011-05-02 | 2016-02-09 | 三菱電機株式会社 | 電力用半導体装置 |
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49133550U (ja) * | 1973-03-19 | 1974-11-16 | ||
| JPS57176742U (ja) * | 1981-04-24 | 1982-11-09 |
-
1984
- 1984-09-18 JP JP59195379A patent/JPS6172411A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6172411A (ja) | 1986-04-14 |
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