JPH0448356A - キャッシュメモリシステム - Google Patents
キャッシュメモリシステムInfo
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- JPH0448356A JPH0448356A JP2159149A JP15914990A JPH0448356A JP H0448356 A JPH0448356 A JP H0448356A JP 2159149 A JP2159149 A JP 2159149A JP 15914990 A JP15914990 A JP 15914990A JP H0448356 A JPH0448356 A JP H0448356A
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- Japan
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- memory
- cache
- data
- cache memory
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- Pending
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- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 101100327917 Caenorhabditis elegans chup-1 gene Proteins 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコピーバック方式のキャッシュメモリシステム
に関する。
に関する。
従来、メモリの写しを保持しＣＰＵからのメモリアクセ
スを高速に行わせしめるためのキャッシュメモリの制御
方式として次の二つが存在する。
スを高速に行わせしめるためのキャッシュメモリの制御
方式として次の二つが存在する。
一つはライトスル一方式と呼ばれ、ＣＰＵからの書込み
指示に対しキャッシュメモリを更新すると同時にメモリ
をも更新し、常にキャッシュの内容とメモリの内容の一
致が保証する制御方式である。
指示に対しキャッシュメモリを更新すると同時にメモリ
をも更新し、常にキャッシュの内容とメモリの内容の一
致が保証する制御方式である。
本方式は書込み指示がある度にメモリライト動作を伴う
ため、メモリライトサイクルがシステム性能のボトルネ
ックとなるケースが多い。
ため、メモリライトサイクルがシステム性能のボトルネ
ックとなるケースが多い。
これに対しコピーバック方式はＣＰＵからの書込み指示
が一担キャッシュメモリに対してのみ行われ、新たに必
要となるデータを読込む際にはすでにキャッシュメモリ
内にあるデータとスワップするように制御される。
が一担キャッシュメモリに対してのみ行われ、新たに必
要となるデータを読込む際にはすでにキャッシュメモリ
内にあるデータとスワップするように制御される。
従来のコピーバック方式のキャッシュメモリ制御を第３
図を用いて説明する。
図を用いて説明する。
ＣＰＵのメモリアクセスが書込み指示の場合、キャッシ
ュメモリにヒツトすれば書込みデータはそのままキャッ
シュメモリに書き込まれ、ヒツトしなければメモリから
所望のデータをキャッシュにロードした後キャッシュメ
モリに書込みデータを書き込む。
ュメモリにヒツトすれば書込みデータはそのままキャッ
シュメモリに書き込まれ、ヒツトしなければメモリから
所望のデータをキャッシュにロードした後キャッシュメ
モリに書込みデータを書き込む。
書込み指示があるとキャッシュメモリ内のデータは、メ
モリのデータがモディファイされるためキャッシュタグ
内のモディファイドピッドを“１”とする。
モリのデータがモディファイされるためキャッシュタグ
内のモディファイドピッドを“１”とする。
一方ＣＰｔＪからのメモリアクセスが読出し指示の場合
、キャッシュメモリにヒツトすればキャッシュメモリか
ら所望のデータを読出す。指示の場合、キャッシュメモ
リにヒツトすればキャッシュメモリから所望のデータを
読出す。ヒツトしなければキャッシュタグ内のモディフ
ァイピットを参照し、それが“Ｏ”ならばメモリからキ
ャッシュメモリに所望のデータをロードした上でＣＰＵ
に所定のデータを返す。
、キャッシュメモリにヒツトすればキャッシュメモリか
ら所望のデータを読出す。指示の場合、キャッシュメモ
リにヒツトすればキャッシュメモリから所望のデータを
読出す。ヒツトしなければキャッシュタグ内のモディフ
ァイピットを参照し、それが“Ｏ”ならばメモリからキ
ャッシュメモリに所望のデータをロードした上でＣＰＵ
に所定のデータを返す。
またモディファイピットが“１”ならばキャッシュメモ
リ内にあるモディファイドデータを一担メモリに退避な
上で、あらたに必要とされるデータをメモリからキャッ
シュメモリにロードし、更にＣＰＵに所望のデータを返
す制御を行うことが必要である。
リ内にあるモディファイドデータを一担メモリに退避な
上で、あらたに必要とされるデータをメモリからキャッ
シュメモリにロードし、更にＣＰＵに所望のデータを返
す制御を行うことが必要である。
以上のようにコピーバック方式は制御が複雑になるが、
ライトスル一方式に比ベメモリへのライトアクセスの頻
度が少なくなり前述のメモリライトサイクルのボトルネ
ックが避けられる効果がある。
ライトスル一方式に比ベメモリへのライトアクセスの頻
度が少なくなり前述のメモリライトサイクルのボトルネ
ックが避けられる効果がある。
しかし上述した従来のコピーバック方式のキャッシュメ
モリシステムは、ＣＰＵからのメモリアクセスが読出し
指示のときキャッシュミスヒツトでモディファイピット
が“１”ならばキャッシュ内のモディファイドデータを
メモリに一担退避する必要があり、リードメモリアクセ
スにおいてライトスル一方式に比べ遅くなるという欠点
がある。
モリシステムは、ＣＰＵからのメモリアクセスが読出し
指示のときキャッシュミスヒツトでモディファイピット
が“１”ならばキャッシュ内のモディファイドデータを
メモリに一担退避する必要があり、リードメモリアクセ
スにおいてライトスル一方式に比べ遅くなるという欠点
がある。
本発明のシステムは、キャッシュメモリのブロックにあ
らたなデータを読出す時に、該ブロックにすでに存在す
るデータがメモリ上になく前記キャッシュメモリ内にの
み存在するモディファイドデータであるときは、一担、
メモリへの退避を必要とするコピーバック方式のキャッ
シュメモリシステムにおいて、 ソフトウェアによってセットされる退避セグメントアド
レスレジスタと、 ソフトウェアの指示により該退避セグメントアドレスレ
ジスタで指定されたセグメントの前記キャッシュメモリ
内のモディファイドデータをＣＰＵのメモリアクセスが
ないタイミングにおいてメモリに退避させるコントロー
ラとを有することを特徴とする。
らたなデータを読出す時に、該ブロックにすでに存在す
るデータがメモリ上になく前記キャッシュメモリ内にの
み存在するモディファイドデータであるときは、一担、
メモリへの退避を必要とするコピーバック方式のキャッ
シュメモリシステムにおいて、 ソフトウェアによってセットされる退避セグメントアド
レスレジスタと、 ソフトウェアの指示により該退避セグメントアドレスレ
ジスタで指定されたセグメントの前記キャッシュメモリ
内のモディファイドデータをＣＰＵのメモリアクセスが
ないタイミングにおいてメモリに退避させるコントロー
ラとを有することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例を示す図である。
１はＣＰＵ、２はキャッシュメモリであり、キャッシュ
メモリ２はバリッドビットＶ、モディファイドビットＭ
およびアドレスアレイからなるキャッシュタグ部４と、
データを保持するデータアレイ部５と、索引アドレスと
キャッシュタグ部４内のアドレスアレイとのアドレスの
比較を行うアドレスコンパレータ６とからなる。
メモリ２はバリッドビットＶ、モディファイドビットＭ
およびアドレスアレイからなるキャッシュタグ部４と、
データを保持するデータアレイ部５と、索引アドレスと
キャッシュタグ部４内のアドレスアレイとのアドレスの
比較を行うアドレスコンパレータ６とからなる。
３はメモリであり、ＣＰＵ １及びキャッシュ２とアド
レスバス１１及びデータバス１２を介して接続される。
レスバス１１及びデータバス１２を介して接続される。
さてコピーパックキャッシュメモリシステムはコントロ
ーラ７によって次のように制御される。
ーラ７によって次のように制御される。
すなわちＣＰＵ１がらのメモリアクセス指示がＣＰＵＩ
より信号！２１によってコントローラ７に出力されると
、書込み指示のときはＣＵＰｌよりアドレスがアドレス
バス１１にデータがデータバス１２に出力され、キャッ
シュタグ部４を索引し、アドレスコンパレータ６でアド
レス比較を行うことによって所望のブロックがデータア
レイ５内に存在するか否かが調べられる。
より信号！２１によってコントローラ７に出力されると
、書込み指示のときはＣＵＰｌよりアドレスがアドレス
バス１１にデータがデータバス１２に出力され、キャッ
シュタグ部４を索引し、アドレスコンパレータ６でアド
レス比較を行うことによって所望のブロックがデータア
レイ５内に存在するか否かが調べられる。
コントローラ７はコンパレータ６の一致信号２２とキャ
ッシュタグ内のＶビットを参照し、ヒツトであればデー
タバス１２上のデータをデータアレイ５に書き込むよう
信号線２５により指示する。
ッシュタグ内のＶビットを参照し、ヒツトであればデー
タバス１２上のデータをデータアレイ５に書き込むよう
信号線２５により指示する。
ヒツトでなければ信号線２６によりメモリ３から該当ブ
ロックをキャッシュメモリ２にロードするよう指示し、
その上でライトデータをキャッシュメモリ２上に書き込
む、また、書込み指示が出されると、キャッシュタグ部
４内の該当エントリのＭビットは１″にセットされる。
ロックをキャッシュメモリ２にロードするよう指示し、
その上でライトデータをキャッシュメモリ２上に書き込
む、また、書込み指示が出されると、キャッシュタグ部
４内の該当エントリのＭビットは１″にセットされる。
次にＣＰＵ１からの信号線２１上のメモリアクセス指示
が読出しのときは、ＣＰＵＩからアドレスがアドレスバ
ス１１に出力され、書込み時と同様にキャッシュタグ部
４を索引し、アドレスコンパレータ６でアドレス比較を
行うことによって所望のブロックがデータアレイ５内に
存在するか否かが調べられる。
が読出しのときは、ＣＰＵＩからアドレスがアドレスバ
ス１１に出力され、書込み時と同様にキャッシュタグ部
４を索引し、アドレスコンパレータ６でアドレス比較を
行うことによって所望のブロックがデータアレイ５内に
存在するか否かが調べられる。
コントローラ７はコンパレータ６の一致信号２２とキャ
ッシュタグ内のＶビットを参照しヒツトであればデータ
アレイ５内のデータがＣＰＵＩに返される。
ッシュタグ内のＶビットを参照しヒツトであればデータ
アレイ５内のデータがＣＰＵＩに返される。
ヒツトでなければキャッシュタグ部４内のＭビットが参
照され、Ｍ＝“０”ならば信号線２６によってメモリ３
にリクエストされ、該当ブロックがメモリ３より直ちに
キャッシュメモリ２にロードされ、更に所望のデータが
ｃｐｕｉに返される。
照され、Ｍ＝“０”ならば信号線２６によってメモリ３
にリクエストされ、該当ブロックがメモリ３より直ちに
キャッシュメモリ２にロードされ、更に所望のデータが
ｃｐｕｉに返される。
Ｍ＝“１”ならば、すでにデータアレイ５内に存在する
データを一担メモリ３に退避するよう信号線２５により
指示される。そして退避が完了し次第、あらたなブロッ
クがメモリ３よりキャッシュメモリ２にロードされ、所
望のデータがＣＰＵ１に返される。
データを一担メモリ３に退避するよう信号線２５により
指示される。そして退避が完了し次第、あらたなブロッ
クがメモリ３よりキャッシュメモリ２にロードされ、所
望のデータがＣＰＵ１に返される。
さて以上のように制御されるコピーバック方式のキャッ
シュメモリにおいて、本発明の特徴は以下の機能が追加
されたことである。この機能の制御シーケンスの様子は
第２図に示される。
シュメモリにおいて、本発明の特徴は以下の機能が追加
されたことである。この機能の制御シーケンスの様子は
第２図に示される。
すなわちＣＰＵＩは不要となったセグメントのセグメン
トアドレスを退避セグメントアドレスレジスタ８にセッ
トする。これは指定のアドレスをＣＰＵＩがアドレスバ
ス１１上に出力しＣＰＵＩの指示２７によって退避セグ
メントアドレスレジスタ８にセットする。このときアド
レスのキャッシュエントリ指定部は“０″が指定されキ
ャッシュのファーストエントリが指定される。
トアドレスを退避セグメントアドレスレジスタ８にセッ
トする。これは指定のアドレスをＣＰＵＩがアドレスバ
ス１１上に出力しＣＰＵＩの指示２７によって退避セグ
メントアドレスレジスタ８にセットする。このときアド
レスのキャッシュエントリ指定部は“０″が指定されキ
ャッシュのファーストエントリが指定される。
そしてＣＰＵＩがメモリアクセス中であれば、そのメモ
リアクセスの終了を待った後に退避セグメントアドレス
レジスタ８の指定するアドレスでキャッシュタグ部４を
索引する。ヒツトでないか又はヒツトでもＭ＝“０”な
らばキャッシュの次のエントリを指すようコントローラ
７から信号線２８の指示によって退避セグメントアドレ
スレジスタ８のキャッシュエントリ指定部をカウントア
ツプする。
リアクセスの終了を待った後に退避セグメントアドレス
レジスタ８の指定するアドレスでキャッシュタグ部４を
索引する。ヒツトでないか又はヒツトでもＭ＝“０”な
らばキャッシュの次のエントリを指すようコントローラ
７から信号線２８の指示によって退避セグメントアドレ
スレジスタ８のキャッシュエントリ指定部をカウントア
ツプする。
もし退避セグメントアドレスレジスタ８によるキャッシ
ュタグ部４の索引の結果、ヒツトでかっＭ＝“′１”で
あればこのモディファイドデータをメモリ３に格納する
。
ュタグ部４の索引の結果、ヒツトでかっＭ＝“′１”で
あればこのモディファイドデータをメモリ３に格納する
。
次にキャッシュエントリ指定部をカウントアツプし、す
べてのキャッシュエントリについて上記動作を行わせし
めることによって、ｃｐｕｉが不要となったキャッシュ
内のセグメントデータをすべてメモリ３に格納すること
ができる。
べてのキャッシュエントリについて上記動作を行わせし
めることによって、ｃｐｕｉが不要となったキャッシュ
内のセグメントデータをすべてメモリ３に格納すること
ができる。
以上説明したように本発明はＣＰＵが不要となったセグ
メントのキャッシュ内のモディファイドデータをＣＰＵ
が不要となった時点にソフトウェアでメモリに退避指示
を発行することによってコピーバック方式におけるリー
ドミスヒツト時のＭ＝“１”の場合の頻度を減少させる
ことができ、これによってメモリアクセスを向上させシ
ステム性能を上げることができる効果がある。
メントのキャッシュ内のモディファイドデータをＣＰＵ
が不要となった時点にソフトウェアでメモリに退避指示
を発行することによってコピーバック方式におけるリー
ドミスヒツト時のＭ＝“１”の場合の頻度を減少させる
ことができ、これによってメモリアクセスを向上させシ
ステム性能を上げることができる効果がある。
第１図は本発明の一実施例を示す図、第２図は本発明に
おいてソフトウェアがキャッシュメモリに対し不要セグ
メントのメモリ退避指示を発行した場合のキャッシュの
動作の制御シーケンスを示す図、第３図は従来のコピー
パック方式におけるキャッシュメモリの制御を示すフロ
ーチャートである。 １・・・ＣＰＵ、２・・・キャッシュメモリ、３・・・
メモリ、４・・・キャッシュタグ部、５・・・データア
レイ、６・・・コンパレータ、７・・・コントローラ、
８・・・退避セグメントアドレスレジスタ、１１・・・
アドレスバス、１２・・・データバス。
おいてソフトウェアがキャッシュメモリに対し不要セグ
メントのメモリ退避指示を発行した場合のキャッシュの
動作の制御シーケンスを示す図、第３図は従来のコピー
パック方式におけるキャッシュメモリの制御を示すフロ
ーチャートである。 １・・・ＣＰＵ、２・・・キャッシュメモリ、３・・・
メモリ、４・・・キャッシュタグ部、５・・・データア
レイ、６・・・コンパレータ、７・・・コントローラ、
８・・・退避セグメントアドレスレジスタ、１１・・・
アドレスバス、１２・・・データバス。
Claims (1)
- 【特許請求の範囲】 キャッシュメモリのブロックにあらたなデータを読出す
時に、該ブロックにすでに存在するデータがメモリ上に
なく前記キャッシュメモリ内にのみ存在するモディファ
イドデータであるときは、一担、メモリへの退避を必要
とするコピーバック方式のキャッシュメモリシステムに
おいて、ソフトウェアによってセットされる退避セグメ
ントアドレスレジスタと、 ソフトウェアの指示により該退避セグメントアドレスレ
ジスタで指定されたセグメントの前記キャッシュメモリ
内のモディファイドデータをＣＰＵのメモリアクセスが
ないタイミングにおいてメモリに退避させるコントロー
ラとを有することを特徴とするキャッシュメモリシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2159149A JPH0448356A (ja) | 1990-06-18 | 1990-06-18 | キャッシュメモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2159149A JPH0448356A (ja) | 1990-06-18 | 1990-06-18 | キャッシュメモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448356A true JPH0448356A (ja) | 1992-02-18 |
Family
ID=15687332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2159149A Pending JPH0448356A (ja) | 1990-06-18 | 1990-06-18 | キャッシュメモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448356A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012127631A1 (ja) * | 2011-03-22 | 2012-09-27 | 富士通株式会社 | 演算処理装置、情報処理装置および演算処理装置の制御方法 |
-
1990
- 1990-06-18 JP JP2159149A patent/JPH0448356A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012127631A1 (ja) * | 2011-03-22 | 2012-09-27 | 富士通株式会社 | 演算処理装置、情報処理装置および演算処理装置の制御方法 |
| JP5527477B2 (ja) * | 2011-03-22 | 2014-06-18 | 富士通株式会社 | 演算処理装置、情報処理装置および演算処理装置の制御方法 |
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