JPH0448652A - シリコンプレーナ型半導体装置 - Google Patents
シリコンプレーナ型半導体装置Info
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- JPH0448652A JPH0448652A JP2157904A JP15790490A JPH0448652A JP H0448652 A JPH0448652 A JP H0448652A JP 2157904 A JP2157904 A JP 2157904A JP 15790490 A JP15790490 A JP 15790490A JP H0448652 A JPH0448652 A JP H0448652A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シリコンプレーナ型半導体装置に関し、特
にその耐圧保持能力のための主接合周辺の構造に関する
ものである。
にその耐圧保持能力のための主接合周辺の構造に関する
ものである。
第２図に、従来のプレーナ型半導体装置で主接合の耐圧
保持のため用いられてきた主接合周辺の断面図を示す。
保持のため用いられてきた主接合周辺の断面図を示す。
この図において、１はｎ＋基板であり、その上にｎ−シ
リコン層２が形成されている。このｎ９９３２層２の表
面に、ｐ型不純物をプレーナ技術により拡散することに
より、ｐ領域３が形成され、とのｐ領域３とｎ−シリコ
ン層２との境が主接合４となる。外周には、ｐ型不純物
を拡散することにより、必要な本数のガードリング５が
形成される。さらに、ガードリング５の外周にｎ型不純
物を拡散することにより、チャネルストッパ６が形成さ
れる。このチャネルストッパ６の外側で１枚のウェハか
ら各素子に分割されろ。ｐ領域３゜ガードリング５．チ
ャネルストッパ６の各間のｎ９９３２層２の表面には絶
縁膜７が形成されている。また、ｐ領域３の表面に主電
極８が、ｎ＋基板１の裏面に主電極９が形成され、各ガ
ードリング５の表面にガードリング電極１０が、また、
チャネルストッパ電極１１が、チャネルス）・ツバ６の
表面上から絶縁ｙ、７上にかかるように形成されている
。
リコン層２が形成されている。このｎ９９３２層２の表
面に、ｐ型不純物をプレーナ技術により拡散することに
より、ｐ領域３が形成され、とのｐ領域３とｎ−シリコ
ン層２との境が主接合４となる。外周には、ｐ型不純物
を拡散することにより、必要な本数のガードリング５が
形成される。さらに、ガードリング５の外周にｎ型不純
物を拡散することにより、チャネルストッパ６が形成さ
れる。このチャネルストッパ６の外側で１枚のウェハか
ら各素子に分割されろ。ｐ領域３゜ガードリング５．チ
ャネルストッパ６の各間のｎ９９３２層２の表面には絶
縁膜７が形成されている。また、ｐ領域３の表面に主電
極８が、ｎ＋基板１の裏面に主電極９が形成され、各ガ
ードリング５の表面にガードリング電極１０が、また、
チャネルストッパ電極１１が、チャネルス）・ツバ６の
表面上から絶縁ｙ、７上にかかるように形成されている
。
このような構成において、主電極８と主電極９の間に、
主電極８がマイナス、主電極９がプラスの電圧を印加す
る。この電圧は主接合４に対して逆電圧なので、電圧が
強くなるにつれ、主接合４から濃度の低いｎ−シリコン
層２へ空乏層が伸びる。このとき一般に主接合コーナ部
４ｂの電界が主接合平坦部４ａの電界より強くなる。こ
のため、高い逆電圧（１００〜２００Ｖ以上）を得る場
合、ガードリング５がないと主接合平坦部４ａで決定さ
れる逆電圧以前にブレークダウンが主接合コーナ部４ｂ
で起こる。したがって、主接合４が主接合コーナ部４ｂ
でブレークダウンする以前に、空乏層が１本目のガード
リング５ａに到達するように、１本目のガードリング５
ａをつけておくと、空乏層は今度は１本目のガードリン
グ５ａから伸びるため、主接合コーナ部４ｂの電界が緩
和される。次には、この１本目のガードリング５ａのコ
ナ部の電界を考えなくてはならないが、複数のガードリ
ング５をつけることにより、コーナ部の電界は緩和され
、主接合４は主接合平坦部４ａで決定される逆電圧を示
す。
主電極８がマイナス、主電極９がプラスの電圧を印加す
る。この電圧は主接合４に対して逆電圧なので、電圧が
強くなるにつれ、主接合４から濃度の低いｎ−シリコン
層２へ空乏層が伸びる。このとき一般に主接合コーナ部
４ｂの電界が主接合平坦部４ａの電界より強くなる。こ
のため、高い逆電圧（１００〜２００Ｖ以上）を得る場
合、ガードリング５がないと主接合平坦部４ａで決定さ
れる逆電圧以前にブレークダウンが主接合コーナ部４ｂ
で起こる。したがって、主接合４が主接合コーナ部４ｂ
でブレークダウンする以前に、空乏層が１本目のガード
リング５ａに到達するように、１本目のガードリング５
ａをつけておくと、空乏層は今度は１本目のガードリン
グ５ａから伸びるため、主接合コーナ部４ｂの電界が緩
和される。次には、この１本目のガードリング５ａのコ
ナ部の電界を考えなくてはならないが、複数のガードリ
ング５をつけることにより、コーナ部の電界は緩和され
、主接合４は主接合平坦部４ａで決定される逆電圧を示
す。
また、最外周ガードリング５ｂからチャネルストッパ６
までは空乏層が伸びないように設計するが、何等かの要
因で空乏層が伸びすぎた場合、チャネルストッパ６がな
いと空乏層が素子の端に到達し、耐圧低下の原因となる
。チャネルストッパ６は一般に裏面のｎ＋基板１と同電
位なので、空乏層の伸びを押さえ、空乏層が素子の端１
で伸びないようにしている。
までは空乏層が伸びないように設計するが、何等かの要
因で空乏層が伸びすぎた場合、チャネルストッパ６がな
いと空乏層が素子の端に到達し、耐圧低下の原因となる
。チャネルストッパ６は一般に裏面のｎ＋基板１と同電
位なので、空乏層の伸びを押さえ、空乏層が素子の端１
で伸びないようにしている。
ガードリング電極１０．チャネルストッパ電極１１は、
各働きを助けるためにつけられている。
各働きを助けるためにつけられている。
このような構造により、プレーナ接合の耐圧保持能力は
大幅に向上してきた。
大幅に向上してきた。
しかしながら、ガードリング５．チャネルストッパ６を
形成したとしても、シリコン−絶縁膜界面や、絶縁膜７
内には一般にプラスの電荷が存在する。この電荷が不均
一であった場合、この電荷により空乏層の伸びに不均一
が生じる（一般に電荷のため空乏層が伸びやすくなる）
。したがって、空乏層の伸びた部分はチャネルストッパ
６に最も近づくので、他の場所より電界が強くなり、ブ
し・クダウンしやすくなる。
形成したとしても、シリコン−絶縁膜界面や、絶縁膜７
内には一般にプラスの電荷が存在する。この電荷が不均
一であった場合、この電荷により空乏層の伸びに不均一
が生じる（一般に電荷のため空乏層が伸びやすくなる）
。したがって、空乏層の伸びた部分はチャネルストッパ
６に最も近づくので、他の場所より電界が強くなり、ブ
し・クダウンしやすくなる。
また、外部から電荷や水分等が表面の主接合周辺の一部
に付着すると、その下の空乏層の伸びに不均一が生しる
。さらに、表面全体に付着すると（特に水分が考えられ
る）空乏層は全体に伸びやすくなり、最外周ガードリン
グ５ｂのコーナ部をブレークダウンしやすくなる。また
は空乏層の伸びがひどいとチャネルストッパ６に空乏層
が到達し、この部分の電界から強くなり、ブレークダウ
ンすることもある。
に付着すると、その下の空乏層の伸びに不均一が生しる
。さらに、表面全体に付着すると（特に水分が考えられ
る）空乏層は全体に伸びやすくなり、最外周ガードリン
グ５ｂのコーナ部をブレークダウンしやすくなる。また
は空乏層の伸びがひどいとチャネルストッパ６に空乏層
が到達し、この部分の電界から強くなり、ブレークダウ
ンすることもある。
以上のように、従来のプレーナ型接合では、その周辺の
主接合からの空乏層の伸びが不均一になったり、伸びす
ぎたりし、耐圧が低下する等の問題があった。
主接合からの空乏層の伸びが不均一になったり、伸びす
ぎたりし、耐圧が低下する等の問題があった。
乙の発明は、上記のような問題を解決するためになされ
たもので、空乏層が均一に伸びやすく、また、外部の影
響を受けにくい構造を有するシリコンプレーナ型半導体
装置を提供することを目的とする。
たもので、空乏層が均一に伸びやすく、また、外部の影
響を受けにくい構造を有するシリコンプレーナ型半導体
装置を提供することを目的とする。
この発明に係るシリコンプレーナ型半導体装置は、第１
導電型の第１の半導体層と、この第１の半導体層表面に
形成された第２導電型の第２の半導体層と、この第２の
半導体層の外側の第１の半導体層表面に形成された絶縁
膜と、この絶縁膜内に第２の半導体層を囲むように形成
された導電性リングと、第２の半導体層表面に形成され
た第１の主電極と、第１の半導体層裏面に形成された第
２の主電極とで構成したものである。
導電型の第１の半導体層と、この第１の半導体層表面に
形成された第２導電型の第２の半導体層と、この第２の
半導体層の外側の第１の半導体層表面に形成された絶縁
膜と、この絶縁膜内に第２の半導体層を囲むように形成
された導電性リングと、第２の半導体層表面に形成され
た第１の主電極と、第１の半導体層裏面に形成された第
２の主電極とで構成したものである。
この発明においては、絶縁膜−シリコン界面および絶縁
膜内の電荷の不均一に対して、これを解消するように導
電性リング内で電荷の移動が起こる。また、この導電性
リングは、外部表面に付着する電荷等に対してはシール
ドとして機能する。
膜内の電荷の不均一に対して、これを解消するように導
電性リング内で電荷の移動が起こる。また、この導電性
リングは、外部表面に付着する電荷等に対してはシール
ドとして機能する。
以下、この発明の一実施例を図面について説明する。
第１図はこの発明のシリコンプレーナ型半導体装置の一
実施例の主接合周辺の断面図である。この図において、
第２図と同一符号は同一のものを示し、１２は導電性リ
ングである。
実施例の主接合周辺の断面図である。この図において、
第２図と同一符号は同一のものを示し、１２は導電性リ
ングである。
すなわち、この発明のシリコンプレーナ型半導体装置で
は、第１図に示すように、従来の構造に加えて導電性リ
ング１２が主接合４から素子周辺にかけての絶縁膜７内
に第２の半導体層としてのｐ領域３を囲むように形成さ
れており、また、各絶縁膜７内で導電性リーンヴ１２は
ｐ領域３から等間隔で形成されている。
は、第１図に示すように、従来の構造に加えて導電性リ
ング１２が主接合４から素子周辺にかけての絶縁膜７内
に第２の半導体層としてのｐ領域３を囲むように形成さ
れており、また、各絶縁膜７内で導電性リーンヴ１２は
ｐ領域３から等間隔で形成されている。
次に、この発明によるプレーナ型接合の動作について説
明する。
明する。
このような構成において、主電極８，９間に主接合４に
対して逆電圧を加えた場合、前述したように、主接合４
から空乏層が呻び、主接合平坦部４ａの逆電圧を保持す
るように、ガードリング５゜チャネルストッパ６が働く
。このとき導電性リング１２は、第１の半導体層として
のｎ−シリコン層２上に絶ｍ膜７を介して位置し、また
、各導電性リング１２はｐ領域３に対して等間隔なので
、ガードリング５．チャネルストッパ６の働きに対して
悪影響を与えない。
対して逆電圧を加えた場合、前述したように、主接合４
から空乏層が呻び、主接合平坦部４ａの逆電圧を保持す
るように、ガードリング５゜チャネルストッパ６が働く
。このとき導電性リング１２は、第１の半導体層として
のｎ−シリコン層２上に絶ｍ膜７を介して位置し、また
、各導電性リング１２はｐ領域３に対して等間隔なので
、ガードリング５．チャネルストッパ６の働きに対して
悪影響を与えない。
次に絶縁膜−シリコン界面や、導電性リング１２より下
の絶縁膜７内に不均一な電荷が存在する場合を考える。
の絶縁膜７内に不均一な電荷が存在する場合を考える。
この場合、各導電性リング１２は電位が一定なので、不
均一な電位を打ち消すよう導電性リング１２内で電荷の
移動が起こり、不均一な電荷の影響を受けにくくなり、
空乏層が均一に伸びやすくなる。
均一な電位を打ち消すよう導電性リング１２内で電荷の
移動が起こり、不均一な電荷の影響を受けにくくなり、
空乏層が均一に伸びやすくなる。
また、導電性リング１２より上の絶縁膜７内や、外部表
面に電荷や水分が付着した場合、各導電性リング１２は
シールド効果を示すため、外部の影響を受けにくくなる
。さらに、導電性リング１２は、それぞれｐ領域３に対
して等間隔に配置されているので、不均一な電荷や外部
に付着した電荷や水分がなくとも、空乏層が均一に伸び
やすくなる。
面に電荷や水分が付着した場合、各導電性リング１２は
シールド効果を示すため、外部の影響を受けにくくなる
。さらに、導電性リング１２は、それぞれｐ領域３に対
して等間隔に配置されているので、不均一な電荷や外部
に付着した電荷や水分がなくとも、空乏層が均一に伸び
やすくなる。
なお、第１図で示した実施例では、ガードリング５．チ
ャネルストッパ６およびガードリング電極１０．チャネ
ルストッパ電極１１がついた例を示したが、これらがな
くともこの発明の導電性リング１２は主接合４の耐圧を
保持する働きをする。
ャネルストッパ６およびガードリング電極１０．チャネ
ルストッパ電極１１がついた例を示したが、これらがな
くともこの発明の導電性リング１２は主接合４の耐圧を
保持する働きをする。
また、上記実施例では、ｎ−シリコン層２のプし・−す
型接合について述べたが、ｐ−シリコン層のプレーナ型
接合にもこの発明を適用できることはいうまでもない。
型接合について述べたが、ｐ−シリコン層のプレーナ型
接合にもこの発明を適用できることはいうまでもない。
この発明は以上説明したとおり、第１導電型の第１の半
導体層と、この第１の半導体層表面に形成された第２導
電型の第２の半導体層と、この第２の半導体層の外側の
第１の半導体層表面に形成された絶縁膜と、この絶縁膜
内に第２の半導体層を囲むように形成された導電性リン
グと、第２の半導体層表面に形成された第１の主電極と
、第１の半導体層裏面に形成された第２の主電極とで構
成したので、主接合に逆電圧を加えた場合、空乏層が均
一に伸びやすく、また、外部の影響を受けにくいプレー
ナ型接合を得ることができるという効果がある。
導体層と、この第１の半導体層表面に形成された第２導
電型の第２の半導体層と、この第２の半導体層の外側の
第１の半導体層表面に形成された絶縁膜と、この絶縁膜
内に第２の半導体層を囲むように形成された導電性リン
グと、第２の半導体層表面に形成された第１の主電極と
、第１の半導体層裏面に形成された第２の主電極とで構
成したので、主接合に逆電圧を加えた場合、空乏層が均
一に伸びやすく、また、外部の影響を受けにくいプレー
ナ型接合を得ることができるという効果がある。
第１図はこの発明のシリコンプレーナ型半導体装置の一
実施例の主接合周辺の断面図、第２図は従来のプレーナ
型半導体装置の主接合周辺の断面図である。 図において、１はｎ＋基板、２はｎ−シリコン層、３は
ｐ領域、４は主接合、５はガードリング、６はチャネル
ストッパ、７は絶縁膜、８，９は主電極、１０はガード
リング電極、１１はチャネルストッパ電極、１２は導電
性リングである。 なお、各図中の同一符号は同一または相当部分をホす。 代理人 大 岩 増 雄 （外２名）頃） 手続補正書く自発） 平成３年７月９日 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書の第９頁４行と５行の間に下記の説明文を挿入す
る。 ［さらに、第１図で示した実施例では、導電性リング１
２が主接合４とチャネルストッパ６の間の絶縁Ｗ７８７
内にすべである例を示したが、絶［膜７内に導電性リン
グ１２が１本以上あれば、その本数と位置によらず、主
接合４の耐圧を保持する。 しかしながら、より完全な主接合４の耐圧の保持能力を
発揮するには、絶縁膜７内にすべて形成するのが望まし
い。Ｊ 以 上
実施例の主接合周辺の断面図、第２図は従来のプレーナ
型半導体装置の主接合周辺の断面図である。 図において、１はｎ＋基板、２はｎ−シリコン層、３は
ｐ領域、４は主接合、５はガードリング、６はチャネル
ストッパ、７は絶縁膜、８，９は主電極、１０はガード
リング電極、１１はチャネルストッパ電極、１２は導電
性リングである。 なお、各図中の同一符号は同一または相当部分をホす。 代理人 大 岩 増 雄 （外２名）頃） 手続補正書く自発） 平成３年７月９日 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書の第９頁４行と５行の間に下記の説明文を挿入す
る。 ［さらに、第１図で示した実施例では、導電性リング１
２が主接合４とチャネルストッパ６の間の絶縁Ｗ７８７
内にすべである例を示したが、絶［膜７内に導電性リン
グ１２が１本以上あれば、その本数と位置によらず、主
接合４の耐圧を保持する。 しかしながら、より完全な主接合４の耐圧の保持能力を
発揮するには、絶縁膜７内にすべて形成するのが望まし
い。Ｊ 以 上
Claims (1)
- 第１導電型の第１の半導体層と、この第１の半導体層
表面に形成された第２導電型の第２の半導体層と、この
第２の半導体層の外側の前記第１の半導体層表面に形成
された絶縁膜と、この絶縁膜内に前記第２の半導体層を
囲むように形成された導電性リングと、前記第２の半導
体層表面に形成された第１の主電極と、前記第１の半導
体層裏面に形成された第２の主電極とで構成したことを
特徴とするシリコンプレーナ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157904A JP2634929B2 (ja) | 1990-06-14 | 1990-06-14 | シリコンプレーナ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2157904A JP2634929B2 (ja) | 1990-06-14 | 1990-06-14 | シリコンプレーナ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0448652A true JPH0448652A (ja) | 1992-02-18 |
| JP2634929B2 JP2634929B2 (ja) | 1997-07-30 |
Family
ID=15659981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2157904A Expired - Fee Related JP2634929B2 (ja) | 1990-06-14 | 1990-06-14 | シリコンプレーナ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634929B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010251553A (ja) * | 2009-04-16 | 2010-11-04 | Mitsubishi Electric Corp | 半導体装置 |
| US12495585B2 (en) | 2022-03-02 | 2025-12-09 | Kabushiki Kaisha Toshiba | Semiconductor device having control electrodes in termination region |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169045U (ja) * | 1988-05-17 | 1989-11-29 |
-
1990
- 1990-06-14 JP JP2157904A patent/JP2634929B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01169045U (ja) * | 1988-05-17 | 1989-11-29 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010251553A (ja) * | 2009-04-16 | 2010-11-04 | Mitsubishi Electric Corp | 半導体装置 |
| US9236436B2 (en) | 2009-04-16 | 2016-01-12 | Mitsubishi Electric Corporation | Semiconductor device |
| US12495585B2 (en) | 2022-03-02 | 2025-12-09 | Kabushiki Kaisha Toshiba | Semiconductor device having control electrodes in termination region |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2634929B2 (ja) | 1997-07-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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