JPS5831570A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5831570A JPS5831570A JP56129336A JP12933681A JPS5831570A JP S5831570 A JPS5831570 A JP S5831570A JP 56129336 A JP56129336 A JP 56129336A JP 12933681 A JP12933681 A JP 12933681A JP S5831570 A JPS5831570 A JP S5831570A
- Authority
- JP
- Japan
- Prior art keywords
- region
- elements
- semiconductor device
- film
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係り、とくに絶縁基板上に設けら
れた半導体層に素子を形成する半導体装置に関する。
れた半導体層に素子を形成する半導体装置に関する。
絶縁基板上に半導体単結晶薄膜を設けて、ここに素子を
形成する技術は１例えばｇ Ｏ８（５ｉｌｉｃｏｎＯｎ
８ａｐｐｈｉｒｅ ）技術として実用化され注目を集
めている。
形成する技術は１例えばｇ Ｏ８（５ｉｌｉｃｏｎＯｎ
８ａｐｐｈｉｒｅ ）技術として実用化され注目を集
めている。
このような技術を用いた従来の装置を図面を用いて説明
する。
する。
ｉｓ１図ｔａ）は従来の装置の＃面図であり、第１図（
ｂ）はその人−λ線に沿った１ｌｌｒ面図を示すもので
ある。サファイア基板１上に２つのＭＯＢ＠Ｎチ“ヤン
ネルトランジスタ素子Ｔ１．Ｔ、が形成されている。お
のおののトランジスタはサファイア基板１上に０．４〜
１．ＯＪＩＩｍ成長させたＰ形シリコン単結晶膜２にソ
ース、ドレイン領域としてＮ形不純＃ＩＩＪｖｓ域３．
４が形成され、ソース、ドレイン間のチャンネル領域５
上にゲート酸化膜６とゲート電極７が設けられ九構成に
なっている。
ｂ）はその人−λ線に沿った１ｌｌｒ面図を示すもので
ある。サファイア基板１上に２つのＭＯＢ＠Ｎチ“ヤン
ネルトランジスタ素子Ｔ１．Ｔ、が形成されている。お
のおののトランジスタはサファイア基板１上に０．４〜
１．ＯＪＩＩｍ成長させたＰ形シリコン単結晶膜２にソ
ース、ドレイン領域としてＮ形不純＃ＩＩＪｖｓ域３．
４が形成され、ソース、ドレイン間のチャンネル領域５
上にゲート酸化膜６とゲート電極７が設けられ九構成に
なっている。
これらの２つのトランジスタＴ１とＴ２は、シリコン４
Ｌ結晶１２が空間的に分離されることによって、素子分
離されている。しかしこのような構造にすると第１１山
）のようにゲート電極７は、シリコン単結晶膜２の＠面
上を遣って絶縁膜１上に降りてから他との配線を行なう
ことになる。ところが、この単結晶−２の１１１面上に
は酸化膜ができにくいため、この部分でゲート電極とシ
リコン埜結晶膜２のＰ影領域との間のゲート耐圧が低く
なるという欠点が生じヤすい。また、この側面上で余分
なチャンネルが生じて、寄生ｒｉｏｓトランジスタが形
成され電流電圧特性に異常をきたすという欠点もあった
。
Ｌ結晶１２が空間的に分離されることによって、素子分
離されている。しかしこのような構造にすると第１１山
）のようにゲート電極７は、シリコン単結晶膜２の＠面
上を遣って絶縁膜１上に降りてから他との配線を行なう
ことになる。ところが、この単結晶−２の１１１面上に
は酸化膜ができにくいため、この部分でゲート電極とシ
リコン埜結晶膜２のＰ影領域との間のゲート耐圧が低く
なるという欠点が生じヤすい。また、この側面上で余分
なチャンネルが生じて、寄生ｒｉｏｓトランジスタが形
成され電流電圧特性に異常をきたすという欠点もあった
。
また第２図に示すような構造も従来用いられていた。サ
ファイア基１［１１上にＰ形シリコン単結晶膜１２が形
成されている。このＰ形単結晶膜１２にはＮ形不純＊＊
域１３．１１＞１形成サレ、ＭＯＳトランジスタのソー
ス・ドレイン領域となっている。また、このソース・ド
レイン間のチャンネル領域１５上に、ゲート酸化膜１６
が形成され、その酸化膜１６上にはゲート電極１７が形
成されている。このような構造の隣接する２つのＭＯ８
トランジスタＴ□１とＴ１１間は、Ｓム０２膜１８によ
って分離されている。
ファイア基１［１１上にＰ形シリコン単結晶膜１２が形
成されている。このＰ形単結晶膜１２にはＮ形不純＊＊
域１３．１１＞１形成サレ、ＭＯＳトランジスタのソー
ス・ドレイン領域となっている。また、このソース・ド
レイン間のチャンネル領域１５上に、ゲート酸化膜１６
が形成され、その酸化膜１６上にはゲート電極１７が形
成されている。このような構造の隣接する２つのＭＯ８
トランジスタＴ□１とＴ１１間は、Ｓム０２膜１８によ
って分離されている。
このような構造では、前述した従来例のような欠点はな
いが１次のような別の欠点を生じる。
いが１次のような別の欠点を生じる。
すなわち、この分離用の８ｉｏ、膜１８は熱酸化法によ
って形成されるが、この際に長時間高温の熱処理工程を
経る。ところがこの熱処理によって、ソース暢ドレイン
間のリーク電流が増大する結果となり、素子の性能の低
下をもたらすことが多い。
って形成されるが、この際に長時間高温の熱処理工程を
経る。ところがこの熱処理によって、ソース暢ドレイン
間のリーク電流が増大する結果となり、素子の性能の低
下をもたらすことが多い。
本発明は以上のような従来装置の欠点を改善し、素子の
性能を低下させることなく素子が分離形成された半導体
装置を提供することを目的とする。
性能を低下させることなく素子が分離形成された半導体
装置を提供することを目的とする。
本発明を以下に説明する。第３図（ａ）乃至（ｂ）は、
一実施例を示す断面図と、その部分的な平面図である。
一実施例を示す断面図と、その部分的な平面図である。
サファイア基板２１上に低＃度Ｐ形シリコン単結晶膜２
２が気相成長法により形成され、この琳結晶膜上に２つ
のＭＯ８型トランジスタＴ２．。
２が気相成長法により形成され、この琳結晶膜上に２つ
のＭＯ８型トランジスタＴ２．。
Ｔ２□が形成されている。この単結晶膜２２の素子形成
部分は、ＭＯＳトランジスタのソース・ドレインとなる
リンを拡散した高ＡＩｆ Ｎ型拡散譲域２３．２４とチ
ャンネル領域２５からなろうこのチャンネル領域２５上
に８１０□ゲート酸化嗅２６とその上にアルミニウムゲ
ート電極２７が形成されている。この素子と隣接する素
子との間の分離領域は、同じ低濃度Ｐ’杉シリコン檗結
晶ｌｉｌ！２２で形成されている。
部分は、ＭＯＳトランジスタのソース・ドレインとなる
リンを拡散した高ＡＩｆ Ｎ型拡散譲域２３．２４とチ
ャンネル領域２５からなろうこのチャンネル領域２５上
に８１０□ゲート酸化嗅２６とその上にアルミニウムゲ
ート電極２７が形成されている。この素子と隣接する素
子との間の分離領域は、同じ低濃度Ｐ’杉シリコン檗結
晶ｌｉｌ！２２で形成されている。
そして分離領域はＰ−影領域２８とその表面上に形成さ
れた厚い絶縁膜２９とからなる。さらにこの外−領域の
うちで、素子との境界領域はとくに高濃度のｐ＋ｍ頭域
３ｏが形成されており、素子の周囲を囲んでいる。また
、絶縁膜２９中には、シリコンあるいはアルゴンなどの
正イオンをイオン注入し正電荷を含ませてあり、これに
よりその真下のｐ−ｍ＊穢２８が完全に空乏層化されて
いる。
れた厚い絶縁膜２９とからなる。さらにこの外−領域の
うちで、素子との境界領域はとくに高濃度のｐ＋ｍ頭域
３ｏが形成されており、素子の周囲を囲んでいる。また
、絶縁膜２９中には、シリコンあるいはアルゴンなどの
正イオンをイオン注入し正電荷を含ませてあり、これに
よりその真下のｐ−ｍ＊穢２８が完全に空乏層化されて
いる。
一般に絶縁膜と半導体層からなる二層構造の場合、絶縁
膜と半導体層との界面近くの絶縁膜中に含まれる電荷密
度Ｎｏｘ（、／ｓｆ ）とその下の不純物濃度Ｃ８（／
ｄ）の半導体層に生じる空乏ｔ１１の深さｄｌ、１〕に
はＮ＝ｄＸＣ８の関係がある。例えば、ｘ 絶縁膜中の電荷密Ｉｔ ５ Ｘ １０” ／ｄ、Ｐ−１
［領域２８のアクセプタｌ１ｌｆ ５ Ｘ １０”／−
とすると、このＰ−ｍ領域２８の膜厚が１ｍｍ以下であ
れば完全に空乏層化できる。
膜と半導体層との界面近くの絶縁膜中に含まれる電荷密
度Ｎｏｘ（、／ｓｆ ）とその下の不純物濃度Ｃ８（／
ｄ）の半導体層に生じる空乏ｔ１１の深さｄｌ、１〕に
はＮ＝ｄＸＣ８の関係がある。例えば、ｘ 絶縁膜中の電荷密Ｉｔ ５ Ｘ １０” ／ｄ、Ｐ−１
［領域２８のアクセプタｌ１ｌｆ ５ Ｘ １０”／−
とすると、このＰ−ｍ領域２８の膜厚が１ｍｍ以下であ
れば完全に空乏層化できる。
Ｐ−型分燗領域が空乏層化されていない場合の構造は、
分１１１１域にシリコン層が残っているために、本来の
ＳＯ８構造の利点である配線浮遊各１が少なく高速動作
ができるということを損う恐れがあった。しかし本実施
例ではこのシリコン層２２は完全に空乏層化されている
ために、配線と基板間の容量は、絶縁模、空乏層絶縁基
板で分割され、実質的には増えない。またこのような構
造Ｊ）問題として、配線Ｆのシリコン層２２の表面が反
転して素子分離を不児全にするという恐れがあったが。
分１１１１域にシリコン層が残っているために、本来の
ＳＯ８構造の利点である配線浮遊各１が少なく高速動作
ができるということを損う恐れがあった。しかし本実施
例ではこのシリコン層２２は完全に空乏層化されている
ために、配線と基板間の容量は、絶縁模、空乏層絶縁基
板で分割され、実質的には増えない。またこのような構
造Ｊ）問題として、配線Ｆのシリコン層２２の表面が反
転して素子分離を不児全にするという恐れがあったが。
本実施例では高濃度Ｐ＋型領域３０が素子の周囲を囲ん
でいるために素子間でチャンネルが形成されることはな
い、このチャンネルストッパートシテのピ型領域３０は
サファイア基板２１表面まで達している必要はなく、シ
リコン単結晶膜２２の表面部分のみでも十分である、 このように、本実施例の８０８ ｉＩｆ造では、素子間
の分離は完全であることはもちろん、従来のように、ゲ
ート耐圧の不良や、寄生のトランジスタによる特性異常
が生じることはない。また高温。
でいるために素子間でチャンネルが形成されることはな
い、このチャンネルストッパートシテのピ型領域３０は
サファイア基板２１表面まで達している必要はなく、シ
リコン単結晶膜２２の表面部分のみでも十分である、 このように、本実施例の８０８ ｉＩｆ造では、素子間
の分離は完全であることはもちろん、従来のように、ゲ
ート耐圧の不良や、寄生のトランジスタによる特性異常
が生じることはない。また高温。
長時間の熱処理も必要ないためにソース・ドレイン間の
リーク−１１１１Ｌが増大する恐れもない１．この上う
に本発明によれば、素子の性能を劣化させることなく素
子分−が完全に行なえる半導体装ｌｉｔを漫供すること
ができる。尚１分＠領域のシリコン１−を空乏層化させ
る九めにその表面の絶縁膜に打ち込む正イオンはシリコ
ンやアルゴンに限らず他の正イオンでもよい１．あるい
は、絶縁膜中に不純物を添加してもよいし、構造的欠陥
を発生させてもよい。まえ本実施例はＮチャンネルのＭ
ＯＳ）ランジスタであったが、Ｐチャンネルにも適用で
きることはいうまでもな（、ＣＭＯ８構造も可能である
。
リーク−１１１１Ｌが増大する恐れもない１．この上う
に本発明によれば、素子の性能を劣化させることなく素
子分−が完全に行なえる半導体装ｌｉｔを漫供すること
ができる。尚１分＠領域のシリコン１−を空乏層化させ
る九めにその表面の絶縁膜に打ち込む正イオンはシリコ
ンやアルゴンに限らず他の正イオンでもよい１．あるい
は、絶縁膜中に不純物を添加してもよいし、構造的欠陥
を発生させてもよい。まえ本実施例はＮチャンネルのＭ
ＯＳ）ランジスタであったが、Ｐチャンネルにも適用で
きることはいうまでもな（、ＣＭＯ８構造も可能である
。
謔１図ｔａｌは、従来の半導体装置の断面図、第１図（
ｂ）は第１図１３）のＡ−Ａ線に沿った断面図、第２図
は、従来の半導体装置の断面図、嬉３図（ａ）、 （ｂ
）は本発明の半導体装置の断面図及び平面図である。 ２１・・・絶縁基体 ２３・・・ソース領域 ２４・・・ドレイン領域 ２２・・・チャンネル領域 ２８・・・末子分離Ｐ−型領領 域９・・・絶縁膜 代理人 弁理士 則 近 憲 佑（ほか１名）妬７図
ｂ）は第１図１３）のＡ−Ａ線に沿った断面図、第２図
は、従来の半導体装置の断面図、嬉３図（ａ）、 （ｂ
）は本発明の半導体装置の断面図及び平面図である。 ２１・・・絶縁基体 ２３・・・ソース領域 ２４・・・ドレイン領域 ２２・・・チャンネル領域 ２８・・・末子分離Ｐ−型領領 域９・・・絶縁膜 代理人 弁理士 則 近 憲 佑（ほか１名）妬７図
Claims (1)
- 絶縁基体と、この基体上に形成された複数の素子領域と
素子分離領域からなる半導体層を有し、前記素子領域が
複数の一導電形不純物領域とこれらに挾まれたチャンネ
ル領域から構成され、前記素子分離−城が主に低濃度の
他導電形不純物領域から構成され、ｍ紀素子領域との境
界部分に高濃度の他導電形不純物領域が形成されてお妙
、前記素子分離領域表面上に前記低濃度の他導電形不純
物領域を空乏層化できるような電荷を含んだ絶縁層を有
することを４Ｉ微とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129336A JPS5831570A (ja) | 1981-08-20 | 1981-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56129336A JPS5831570A (ja) | 1981-08-20 | 1981-08-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5831570A true JPS5831570A (ja) | 1983-02-24 |
Family
ID=15007082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56129336A Pending JPS5831570A (ja) | 1981-08-20 | 1981-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5831570A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005780A (ja) * | 2005-05-26 | 2007-01-11 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2007318110A (ja) * | 2006-04-28 | 2007-12-06 | Semiconductor Energy Lab Co Ltd | 半導体装置、及び半導体装置の作製方法 |
| US8809862B2 (en) | 2005-05-26 | 2014-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| JP2022177013A (ja) * | 2011-11-11 | 2022-11-30 | 株式会社半導体エネルギー研究所 | 発光装置 |
-
1981
- 1981-08-20 JP JP56129336A patent/JPS5831570A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007005780A (ja) * | 2005-05-26 | 2007-01-11 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US8809862B2 (en) | 2005-05-26 | 2014-08-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| US9373723B2 (en) | 2005-05-26 | 2016-06-21 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| JP2007318110A (ja) * | 2006-04-28 | 2007-12-06 | Semiconductor Energy Lab Co Ltd | 半導体装置、及び半導体装置の作製方法 |
| JP2022177013A (ja) * | 2011-11-11 | 2022-11-30 | 株式会社半導体エネルギー研究所 | 発光装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6262439B1 (en) | Silicon carbide semiconductor device | |
| JP2950025B2 (ja) | 絶縁ゲート型バイポーラトランジスタ | |
| JP2878689B2 (ja) | 高耐圧半導体素子 | |
| JPS5831570A (ja) | 半導体装置 | |
| JPS584829B2 (ja) | 半導体集積回路 | |
| JPH0740607B2 (ja) | 薄膜トランジスタの製造方法 | |
| JPS5834943A (ja) | 半導体装置の製造方法 | |
| JP2712098B2 (ja) | 半導体装置 | |
| JPH0346980B2 (ja) | ||
| JPH07221116A (ja) | トランジスタ | |
| JPS6243167A (ja) | メサ型半導体装置 | |
| EP0851487A1 (en) | Antimony-phosphor buried layer for a MOs FET or like semiconductor device, and method of fabrication | |
| JPH04127574A (ja) | 縦型絶縁ゲート電界効果トランジスタ | |
| JPS6394667A (ja) | 半導体集積回路 | |
| JPH08167617A (ja) | 高耐圧半導体装置 | |
| JP2663668B2 (ja) | パワーｍｏｓｆｅｔの構造 | |
| JPS5934663A (ja) | Ｍｉｓ電界効果型トランジスタ | |
| JPH03155659A (ja) | 半導体装置 | |
| JPH05175238A (ja) | 接合型電界効果トランジスタ | |
| JPS5980970A (ja) | Ｖ溝ｍｏｓ形電界効果トランジスタ | |
| JP2682231B2 (ja) | 半導体装置 | |
| JP3233002B2 (ja) | 電界効果トランジスタ | |
| JPH02151050A (ja) | 半導体装置 | |
| JPH0516196B2 (ja) | ||
| JPH01194364A (ja) | 縦型高耐圧半導体装置 |