JPH0448768A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH0448768A JPH0448768A JP2155391A JP15539190A JPH0448768A JP H0448768 A JPH0448768 A JP H0448768A JP 2155391 A JP2155391 A JP 2155391A JP 15539190 A JP15539190 A JP 15539190A JP H0448768 A JPH0448768 A JP H0448768A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- package
- semiconductor
- recess
- bonded
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/072—Connecting or disconnecting of bump connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/241—Dispositions, e.g. layouts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/722—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between stacked chips
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置及びその製造方法に関し、
複数の半導体素子を重ねてパッケージに収容した半導体
装置の放熱効果を向上することを目的とし、 凹部を有するパッケージと、該パッケージの凹部に収容
され接合された第１の半導体素子と、該第１の半導体素
子に半田バンプを介して接合された第２の半導体素子と
、該第２の半導体素子の背面に接合されると共にパッケ
ージにも接合され、第２の半導体素子の発生した熱をパ
ッケージに放熱する銅箔とを少なくとも具備するように
構成する。
装置の放熱効果を向上することを目的とし、 凹部を有するパッケージと、該パッケージの凹部に収容
され接合された第１の半導体素子と、該第１の半導体素
子に半田バンプを介して接合された第２の半導体素子と
、該第２の半導体素子の背面に接合されると共にパッケ
ージにも接合され、第２の半導体素子の発生した熱をパ
ッケージに放熱する銅箔とを少なくとも具備するように
構成する。
本発明は半導体装置及びその製造方法に関する。
従来より、例えばアナログ素子とロジック素子、あるい
はメモリー素子とロジック素子等２種類以上の半導体素
子を重ねて一つのパッケージに収容し複合回路を構成し
た半導体装置が用いられている。
はメモリー素子とロジック素子等２種類以上の半導体素
子を重ねて一つのパッケージに収容し複合回路を構成し
た半導体装置が用いられている。
第３図はこのような半導体装置を示す図である。
これは凹部を有するセラミック等の絶縁材料で形成され
たパッケージ本体１に第１の半導体素子２が収容接合さ
れ、その上に半田バンプ３を介して第２の半導体素子４
が接合され、キャップ５で封止されている。なお６は第
１の半導体素子２の電極とリード７との間を配線したワ
イヤである。
たパッケージ本体１に第１の半導体素子２が収容接合さ
れ、その上に半田バンプ３を介して第２の半導体素子４
が接合され、キャップ５で封止されている。なお６は第
１の半導体素子２の電極とリード７との間を配線したワ
イヤである。
上記従来の半導体装置では、第２の半導体素子４が作動
し発熱しても、素子背後には何もなく熱の逃げ場がない
ため、素子温度が上昇し、回路が破壊するという問題が
あった。
し発熱しても、素子背後には何もなく熱の逃げ場がない
ため、素子温度が上昇し、回路が破壊するという問題が
あった。
本発明は上記従来の問題点に鑑み、複数の半導体素子を
重ねてパッケージに収容した半導体装置の放熱効果を向
上した半導体装置を提供することを目的とする。
重ねてパッケージに収容した半導体装置の放熱効果を向
上した半導体装置を提供することを目的とする。
上記目的を達成するために本発明の半導体装置では、凹
部１０ａを有するパッケージ１０と、該パッケージ１０
の凹部に収容され接合された第１の半導体素子１３と、
該第１の半導体素子１３に半田バンプ１５を介して接合
された第２の半導体素子１６と、該第２の半導体素子１
６の背面に接合されると共にパッケージにも接合され、
第２の半導体素子１６の発生した熱をパッケージ１０に
放熱する銅箔１７とを少なくとも具備してなることを特
徴とする。
部１０ａを有するパッケージ１０と、該パッケージ１０
の凹部に収容され接合された第１の半導体素子１３と、
該第１の半導体素子１３に半田バンプ１５を介して接合
された第２の半導体素子１６と、該第２の半導体素子１
６の背面に接合されると共にパッケージにも接合され、
第２の半導体素子１６の発生した熱をパッケージ１０に
放熱する銅箔１７とを少なくとも具備してなることを特
徴とする。
また本発明の半導体装置の製造方法では、凹部１、Ｏａ
を有するパッケージ１０の該凹部１０ａに第１の半導体
素子１３を収容し＾ＵＳ１共晶合金で接合した後、該第
１の半導体素子１３の電極とパッケージのリード１２間
をワイヤ１４で配線する工程と、第１の半導体素子１３
と第２の半導体素子１６をそれぞれに設けられた半田バ
ンプ１５’ 、 １５”を対向させて載置すると共に
、第２の半導体素子１６の背面及びパッケージ１００役
付部１０ｂに接する銅箔１７を半田ペーストを介して載
置した後、加熱して該銅箔１７を第２の半導体素子１６
の背面及びパッケージ１０の段付部１０ｂに半田接合す
ると共に、第１の半導体素子１３と第２の半導体素子１
６を半田バンプ１５′ ・１５′″により接合する工
程とを含むことを特徴とする。
を有するパッケージ１０の該凹部１０ａに第１の半導体
素子１３を収容し＾ＵＳ１共晶合金で接合した後、該第
１の半導体素子１３の電極とパッケージのリード１２間
をワイヤ１４で配線する工程と、第１の半導体素子１３
と第２の半導体素子１６をそれぞれに設けられた半田バ
ンプ１５’ 、 １５”を対向させて載置すると共に
、第２の半導体素子１６の背面及びパッケージ１００役
付部１０ｂに接する銅箔１７を半田ペーストを介して載
置した後、加熱して該銅箔１７を第２の半導体素子１６
の背面及びパッケージ１０の段付部１０ｂに半田接合す
ると共に、第１の半導体素子１３と第２の半導体素子１
６を半田バンプ１５′ ・１５′″により接合する工
程とを含むことを特徴とする。
第１の半導体素子１３の上に半田バンプ１５を介して接
合された第２の半導体素子１６の背面に銅箔１７を接合
し、且つ該銅箔１７をパッケージ１０に接合することに
より、第２の半導体素子１６で発生する熱は、該銅箔１
７を通してパッケージ１０に放熱される。
合された第２の半導体素子１６の背面に銅箔１７を接合
し、且つ該銅箔１７をパッケージ１０に接合することに
より、第２の半導体素子１６で発生する熱は、該銅箔１
７を通してパッケージ１０に放熱される。
これにより第２の半導体素子１６の温度上昇を抑えるこ
とができ、素子が破壊されるのを防止することができる
。
とができ、素子が破壊されるのを防止することができる
。
第１図は本発明の実施例を示す図である。
本実施例は同図に示すように、凹部１０ａと段付８１０
ｂとが形成され且つリード１２を有するセラミック等の
パッケージ１０の該凹部１０ａに第１の半導体素子１３
が収容接合され、その電極とリード１２との間をワイヤ
１４て配線されている。また第１の半導体素子１３の上
には半田バンプ１５を介して第２の半導体素子１６が接
合されている。そして該第２の半導体素子１６の背面に
は銅箔１７が接合され、さらに該銅箔１７はパッケージ
１０の役付部１０ｂに接合されている。
ｂとが形成され且つリード１２を有するセラミック等の
パッケージ１０の該凹部１０ａに第１の半導体素子１３
が収容接合され、その電極とリード１２との間をワイヤ
１４て配線されている。また第１の半導体素子１３の上
には半田バンプ１５を介して第２の半導体素子１６が接
合されている。そして該第２の半導体素子１６の背面に
は銅箔１７が接合され、さらに該銅箔１７はパッケージ
１０の役付部１０ｂに接合されている。
このように構成された本実施例は、第２の半導体素子１
６で発生した熱は熱伝導の良い銅箔１７を通ってパッケ
ージ１０に放熱される。これにより第２の半導体素子１
６の温度上昇を抑え、素子が破壊されるのを防止するこ
とができる。 ゛・。
６で発生した熱は熱伝導の良い銅箔１７を通ってパッケ
ージ１０に放熱される。これにより第２の半導体素子１
６の温度上昇を抑え、素子が破壊されるのを防止するこ
とができる。 ゛・。
次に本発明の半導体素子の製造方法を第２図により説明
する。同図において第１図と同一部分は同一符号を符し
て示した。
する。同図において第１図と同一部分は同一符号を符し
て示した。
本発明方法は、先ず（ａ）図に示す如き凹部１０ａ及び
段付部１０ｂが形成され、予め該凹部の素子搭載部及び
役付部にメタライズ１１が施され、且つリード１２を有
するパッケージ１０の該凹部１０ａに、（ｂ）図の如く
第１の半導体素子１３をＡｕ −３ｉ共晶合金で接合し
、さらに該第１の半導体素子１３の電極とリード１２と
の間をワイヤ１４で配線する。
段付部１０ｂが形成され、予め該凹部の素子搭載部及び
役付部にメタライズ１１が施され、且つリード１２を有
するパッケージ１０の該凹部１０ａに、（ｂ）図の如く
第１の半導体素子１３をＡｕ −３ｉ共晶合金で接合し
、さらに該第１の半導体素子１３の電極とリード１２と
の間をワイヤ１４で配線する。
次いで第１の半導体素子１３の上に第２の半導体素子１
６（該素子の背面には予めＡｕ蒸着被膜を形成しておく
）をそれぞれに形成された半田バンプ１５’ 、 １５
”を対向させて載置する。またこの第２の半導体素子１
６の背面及びパッケージ１０の役付部１０ｂに接する銅
箔１７（予めＡｕ被膜が形成されている）を半田ペース
トを介して載置する。次にこれを加熱炉等で加熱するこ
とにより（Ｃ）図の如く銅箔１７を第２の半導体素子１
６の背面及びパッケージ１００役付部１０ｂに接合する
と共に、第１の半導体素子１３と第２の半導体素子を接
合する。この後キャップ１８でパッケージ１０を封止す
ることにより第１図に示した半導体装置とすることがで
きる。
６（該素子の背面には予めＡｕ蒸着被膜を形成しておく
）をそれぞれに形成された半田バンプ１５’ 、 １５
”を対向させて載置する。またこの第２の半導体素子１
６の背面及びパッケージ１０の役付部１０ｂに接する銅
箔１７（予めＡｕ被膜が形成されている）を半田ペース
トを介して載置する。次にこれを加熱炉等で加熱するこ
とにより（Ｃ）図の如く銅箔１７を第２の半導体素子１
６の背面及びパッケージ１００役付部１０ｂに接合する
と共に、第１の半導体素子１３と第２の半導体素子を接
合する。この後キャップ１８でパッケージ１０を封止す
ることにより第１図に示した半導体装置とすることがで
きる。
以上の本発明方法によればアナログ素子とロジック素子
、或いはメモリー素子とロジック素子等の複合回路を比
較的容易に形成することができる。
、或いはメモリー素子とロジック素子等の複合回路を比
較的容易に形成することができる。
以上説明した様に、本発明によれば、２種類以上の半導
体素子で複合回路を構成した半導体装置の放熱性を向上
し、且つ該半導体装置を比較的容易に作成することがで
きる。
体素子で複合回路を構成した半導体装置の放熱性を向上
し、且つ該半導体装置を比較的容易に作成することがで
きる。
第１図は本発明の半導体装置の実施例を示す図、第２図
は本発明の半導体装置の製造方法を説明するための図、 第３図は従来の半導体装置を示す図である。 図において、 １０はパッケージ、 １１はメタライズ、 １２はリード、 １３は第１の半導体素子、 １４はワイヤ、 １５・１５’ 、 １５″は半田バンプ、１６は第２
の半導体素子、 １７は銅箔、 １８はキャップ を示す。 本発明の半導体装置の実施例を示す図 １０・・・パッケージ １２・・・リード １３・・・第１の半導体素子 １４・・・ワイヤ １５・・・半田バンプ １６・・・第２の半導体素子 １７・・・銅箔 １８・・・キャップ 本発明の半導体装置の製造方法を説明するための図従来
の半導体装置を示す図 第３図
は本発明の半導体装置の製造方法を説明するための図、 第３図は従来の半導体装置を示す図である。 図において、 １０はパッケージ、 １１はメタライズ、 １２はリード、 １３は第１の半導体素子、 １４はワイヤ、 １５・１５’ 、 １５″は半田バンプ、１６は第２
の半導体素子、 １７は銅箔、 １８はキャップ を示す。 本発明の半導体装置の実施例を示す図 １０・・・パッケージ １２・・・リード １３・・・第１の半導体素子 １４・・・ワイヤ １５・・・半田バンプ １６・・・第２の半導体素子 １７・・・銅箔 １８・・・キャップ 本発明の半導体装置の製造方法を説明するための図従来
の半導体装置を示す図 第３図
Claims (1)
- 【特許請求の範囲】 １、凹部（１０ａ）を有するパッケージ（１０）と、該
パッケージ（１０）の凹部（１０ａ）に収容され接合さ
れた第１の半導体素子（１３）と、 該第１の半導体素子（１３）に半田バンプ（１５）を介
して接合された第２の半導体素子（１６）と、該第２の
半導体素子（１６）の背面に接合されると共にパッケー
ジ（１０）にも接合され、第２の半導体素子（１６）の
発生した熱をパッケージ（１０）に放熱する銅箔（１７
）とを少なくとも具備したことを特徴とする半導体装置
。 ２、凹部（１０ａ）を有するパッケージ（１０）の該凹
部（１０）に第１の半導体素子（１３）を収容し、Ａｕ
Ｓｉ共晶合金で接合した後、該第１の半導体素子（１３
）の電極とパッケージ（１０）のリード（１２）間をワ
イヤ（１４）で配線する工程と、 第１の半導体素子（１３）と第２の半導体素子（１６）
をそれぞれに設けられた半田バンプ（１５′、１５″）
を対向させて載置すると共に、第２の半導体素子１６の
背面及びパッケージ（１０）の段付部（１０ｂ）に接す
る銅箔（１７）を半田ペーストを介して載置した後、加
熱して該銅箔（１７）を第２の半導体素子（１６）の背
面及びパッケージ（１０）の段付部１０ｂに半田接合す
ると共に、第１の半導体素子（１３）と第２の半導体素
子（１６）を半田バンプ（１５′、１５″）により接合
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155391A JPH0448768A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155391A JPH0448768A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0448768A true JPH0448768A (ja) | 1992-02-18 |
Family
ID=15604930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2155391A Pending JPH0448768A (ja) | 1990-06-15 | 1990-06-15 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0448768A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0812015A1 (en) * | 1996-06-04 | 1997-12-10 | MAGNETI MARELLI S.p.A. | A heat dissipator for integrated circuits |
| US6720662B1 (en) | 1999-11-04 | 2004-04-13 | Rohm Co., Ltd. | Semiconductor device of chip-on-chip structure with a radiation noise shield |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
-
1990
- 1990-06-15 JP JP2155391A patent/JPH0448768A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0812015A1 (en) * | 1996-06-04 | 1997-12-10 | MAGNETI MARELLI S.p.A. | A heat dissipator for integrated circuits |
| US7112468B2 (en) | 1998-09-25 | 2006-09-26 | Stmicroelectronics, Inc. | Stacked multi-component integrated circuit microprocessor |
| US6720662B1 (en) | 1999-11-04 | 2004-04-13 | Rohm Co., Ltd. | Semiconductor device of chip-on-chip structure with a radiation noise shield |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4142203A (en) | Method of assembling a hermetically sealed semiconductor unit | |
| JPH0671061B2 (ja) | 樹脂封止型半導体装置 | |
| JPH0777258B2 (ja) | 半導体装置 | |
| US5200640A (en) | Hermetic package having covers and a base providing for direct electrical connection | |
| JP2002329804A (ja) | 半導体装置 | |
| JPH0448768A (ja) | 半導体装置及びその製造方法 | |
| JP2001332664A (ja) | 半導体装置およびその製造方法 | |
| JPS62150837A (ja) | 半導体装置 | |
| JP3055960B2 (ja) | 半導体装置の製造方法 | |
| KR970069482A (ko) | 반도체 장치 및 그의 제조방법과 그의 실장방법 | |
| JPH11135532A (ja) | 半導体チップ及び半導体装置 | |
| JPH05198708A (ja) | 半導体集積回路装置 | |
| JPH05160304A (ja) | 半導体装置 | |
| JPH02240953A (ja) | 半導体装置 | |
| JPH01310566A (ja) | 半導体装置 | |
| JPS5965458A (ja) | 半導体装置の製造方法 | |
| JPH04144162A (ja) | 半導体装置 | |
| JPH0719167Y2 (ja) | 半導体装置 | |
| JPH11121640A (ja) | 素子パッケージ及びそのパッケージの実装構造 | |
| JPH0797616B2 (ja) | 半導体装置の製造方法 | |
| JPH07202067A (ja) | ヒートシンク付ピングリッドアレイ | |
| JPH04320052A (ja) | 半導体装置 | |
| JP2513781B2 (ja) | 半導体装置 | |
| JPH09331150A (ja) | 半導体装置 | |
| JPH03171744A (ja) | 半導体装置及びその製造方法 |