JPH0449675A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0449675A JPH0449675A JP2160189A JP16018990A JPH0449675A JP H0449675 A JPH0449675 A JP H0449675A JP 2160189 A JP2160189 A JP 2160189A JP 16018990 A JP16018990 A JP 16018990A JP H0449675 A JPH0449675 A JP H0449675A
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- JP
- Japan
- Prior art keywords
- polysilicon
- peripheral circuit
- oxide film
- wiring
- memory cell
- Prior art date
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- Pending
Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 48
- 229920005591 polysilicon Polymers 0.000 claims abstract description 48
- 230000002093 peripheral effect Effects 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 abstract description 5
- 238000002955 isolation Methods 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 9
- 238000005530 etching Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、浮遊ゲート型不揮発性半導
体記憶装置（ＦＲＯＭ）を含む半導体装置に関するもの
である。
体記憶装置（ＦＲＯＭ）を含む半導体装置に関するもの
である。
従来技術によるＰＲＯＭメモリセルを含む半導体装置に
ついて、製造工程順に第３図（ａ）〜（ｈ）を参照して
説明する。
ついて、製造工程順に第３図（ａ）〜（ｈ）を参照して
説明する。
はじめに第３図（ａ）の平面図とそのＡ−Ｂ断面図であ
る第３図（ｂ）に示すように、半導体基７板１に素子分
離用のフィールド酸化膜１０が形成され、周辺回路部（
ゲート領域９と配線領域８）を除いたメモリセル部６の
みに、第１の酸化膜２と第１のポリシリコンからなる浮
遊ゲート３ａとが形成されている。
る第３図（ｂ）に示すように、半導体基７板１に素子分
離用のフィールド酸化膜１０が形成され、周辺回路部（
ゲート領域９と配線領域８）を除いたメモリセル部６の
みに、第１の酸化膜２と第１のポリシリコンからなる浮
遊ゲート３ａとが形成されている。
つぎに第３図（ｃ）の平面図とそのＡ−Ｂ断面図である
第３図（ｄ）に示すように、第２の酸化膜４と第２のポ
リシリコンらとが堆積される。
第３図（ｄ）に示すように、第２の酸化膜４と第２のポ
リシリコンらとが堆積される。
つぎに第１のレジストアをマスクとして選択エツチング
され、ポリシリコン５からなるメモリセル部６の制御ゲ
ート５ａが形成される。
され、ポリシリコン５からなるメモリセル部６の制御ゲ
ート５ａが形成される。
つぎに第３図（ｅ）の平面図とそのＡ−Ｂ断面図である
第３図（ｆ）に示すように、第２のレジスト１１をマス
クとして選択エツチングされ、のこりの周辺回路部のゲ
ート電極を含む配線５ｂが形成される。
第３図（ｆ）に示すように、第２のレジスト１１をマス
クとして選択エツチングされ、のこりの周辺回路部のゲ
ート電極を含む配線５ｂが形成される。
このとき周辺回路部のソース−ドレイン（図示せず）が
露出されるので、ポリシリコン５の選択エツチング時の
表面損傷による特性劣化を防ぐため、メモリセル部のポ
リシリコンと周辺回り部のポリシリコンとが２度に分け
て別々にエツチングされている。
露出されるので、ポリシリコン５の選択エツチング時の
表面損傷による特性劣化を防ぐため、メモリセル部のポ
リシリコンと周辺回り部のポリシリコンとが２度に分け
て別々にエツチングされている。
つぎに第３図（ｇ）の平面図とそのＡ−Ｂ断面図である
第３図（ｈ）に示すように、さらに眉間絶縁膜１２を形
成し、上層配線１３を形成してメモリセル部６の制御ゲ
ート５ａと周辺回路部の配線５ｂとを電気的に接続して
いた。
第３図（ｈ）に示すように、さらに眉間絶縁膜１２を形
成し、上層配線１３を形成してメモリセル部６の制御ゲ
ート５ａと周辺回路部の配線５ｂとを電気的に接続して
いた。
半導体装置の高速化、高集積化のため、ポリシリコンの
配線幅が狭くなって抵抗値が高くなり、遅延時間が増大
する。
配線幅が狭くなって抵抗値が高くなり、遅延時間が増大
する。
そこで抵抗値を下げるために第１のポリシリコンからな
る浮遊ゲートと第２のポリシリコンからなる制御ゲート
とを厚くすると、浮遊ゲートと制御ゲートとが重なって
いるメモリセル部の周囲で段差が大きくなり、第２のポ
リシリコンからなる配線が断線してしまうという欠点が
あった。
る浮遊ゲートと第２のポリシリコンからなる制御ゲート
とを厚くすると、浮遊ゲートと制御ゲートとが重なって
いるメモリセル部の周囲で段差が大きくなり、第２のポ
リシリコンからなる配線が断線してしまうという欠点が
あった。
またメモリセル部のポリシリコンと周辺回路部のポリシ
リコンとを別々に選択エツチングして形成していた。
リコンとを別々に選択エツチングして形成していた。
メモリセル部のポリシリコンと周辺回路部のポリシリコ
ンとを接続する場合、パターンずれのため直接接続する
ことができないので、眉間絶縁膜と上層配線とを追加形
成して接続しなければならなかった。
ンとを接続する場合、パターンずれのため直接接続する
ことができないので、眉間絶縁膜と上層配線とを追加形
成して接続しなければならなかった。
本発明のＦＲＯＭメモリセルを含む半導体装置は、２層
ポリシリコンにより浮遊ゲートと制御ゲートとを含む配
線が形成されているメモリセル部以外の周辺回路部にお
いて、２層ポリシリコンが絶縁膜を介することなく直接
積層されて制御ゲートを含む配線が形成されているもの
である。
ポリシリコンにより浮遊ゲートと制御ゲートとを含む配
線が形成されているメモリセル部以外の周辺回路部にお
いて、２層ポリシリコンが絶縁膜を介することなく直接
積層されて制御ゲートを含む配線が形成されているもの
である。
本発明の第１の実施例について、第１図（ａ）〜（ｄ）
を参照して説明する。
を参照して説明する。
はじめに第１図（ａ）の平面図とそのＡ−Ｂ断面図であ
る第１図（ｂ）に示すように、半導体基板１に素子分離
用のフィールド酸化膜１０を形成し、第１の酸化膜２を
堆積し、第１のポリシリコン３を堆積して選択エツチン
グして浮遊ゲート３ａを形成する。
る第１図（ｂ）に示すように、半導体基板１に素子分離
用のフィールド酸化膜１０を形成し、第１の酸化膜２を
堆積し、第１のポリシリコン３を堆積して選択エツチン
グして浮遊ゲート３ａを形成する。
つぎに第１図（ｃ）の平面図とそのＡ−Ｂ断面図である
第１図（ｄ）に示すように、第２の酸化膜４を形成し、
周辺回路部の第２の酸化膜４を選択エツチングして、第
２のポリシリコン５を堆積し、制御ゲート５ａ、配線５
ｂを形成する。
第１図（ｄ）に示すように、第２の酸化膜４を形成し、
周辺回路部の第２の酸化膜４を選択エツチングして、第
２のポリシリコン５を堆積し、制御ゲート５ａ、配線５
ｂを形成する。
こうして周辺回路部のポリシリコンの層抵抗（ρ、）が
従来４０Ω／口であったのに対して、本実施例では第１
のポリシリコンと第２のポリシリコンとが積層されて並
列接続されているため、２５Ω／口まで低減することが
できた。
従来４０Ω／口であったのに対して、本実施例では第１
のポリシリコンと第２のポリシリコンとが積層されて並
列接続されているため、２５Ω／口まで低減することが
できた。
さらにメモリセル部６と周辺回路部とを、第２のポリシ
リコン５からなる配線で直接接続できるようになった。
リコン５からなる配線で直接接続できるようになった。
つぎに本発明の第２の実施例について、第２図（ａ）〜
（ｄ）を参照して説明する。
（ｄ）を参照して説明する。
はじめに第２図（ａ）の平面図とそのＡ−Ｂ断面図であ
る第２図（ｂ）に示すように、半導体基板１に素子分離
用のフィールド酸化膜１０を形成し、第１の酸化膜２を
堆積し、第１のポリシリコン３を堆積して選択エツチン
グすることにより、周辺回路部の高抵抗素子部のポリシ
リコン３を除去する。
る第２図（ｂ）に示すように、半導体基板１に素子分離
用のフィールド酸化膜１０を形成し、第１の酸化膜２を
堆積し、第１のポリシリコン３を堆積して選択エツチン
グすることにより、周辺回路部の高抵抗素子部のポリシ
リコン３を除去する。
つぎに第２図（Ｃ）の平面図とそのＡ−Ｂ断面図である
第２図（ｄ）に示すように、第２の酸化膜４を形成し、
周辺回路部の第２の酸化膜４を選択エツチングして、第
２のポリシリコンを堆積し、制御ゲート５ａ、高抵抗素
子５Ｃを形成する。
第２図（ｄ）に示すように、第２の酸化膜４を形成し、
周辺回路部の第２の酸化膜４を選択エツチングして、第
２のポリシリコンを堆積し、制御ゲート５ａ、高抵抗素
子５Ｃを形成する。
この場合は高抵抗素子部分が第２のポリシリコンのみで
構成されるため、第１のポリシリコンと第２のポリシリ
コンとが直接積層されている第１の実施例と違って、第
２のポリシリコンのみで占有面積の小さい高抵抗素子を
形成することができ、しかも配線における本発明の効果
を生かすことができる。
構成されるため、第１のポリシリコンと第２のポリシリ
コンとが直接積層されている第１の実施例と違って、第
２のポリシリコンのみで占有面積の小さい高抵抗素子を
形成することができ、しかも配線における本発明の効果
を生かすことができる。
周辺回路部で第１のポリシリコンと第２のポリシリコン
とが直接積層した制御ゲートを含む配線を形成すること
により、配線抵抗を下げることができた。
とが直接積層した制御ゲートを含む配線を形成すること
により、配線抵抗を下げることができた。
さらにメモリセル部の第２のポリシリコンと周辺回路部
の第１、第２のポリシリコンとを同時に選択エツチング
することにより、メモリセル部の第２のポリシリコンか
らなる配線と周辺回路部の第１、第２のポリシリコンと
を直接接続することが可能になった。
の第１、第２のポリシリコンとを同時に選択エツチング
することにより、メモリセル部の第２のポリシリコンか
らなる配線と周辺回路部の第１、第２のポリシリコンと
を直接接続することが可能になった。
１・・・半導体基板、２・・・第１の酸化膜、３・・・
第１のポリシリコン、３ａ・・・浮遊ゲート、４・・・
第２の酸化膜、５・・・第２のポリシリコン、５ａ・・
・制御ゲート、５ｂ・・・配線、５ｃ・・・高抵抗素子
、６・・・メモリセル部、７・・・第１のレジスト、８
・・・配線領域、９・・・ゲート領域、１０・・・フィ
ールド酸化膜、１１・・・第２のレジスト、１２・・・
層間絶縁膜、１３・・・上層配線。
第１のポリシリコン、３ａ・・・浮遊ゲート、４・・・
第２の酸化膜、５・・・第２のポリシリコン、５ａ・・
・制御ゲート、５ｂ・・・配線、５ｃ・・・高抵抗素子
、６・・・メモリセル部、７・・・第１のレジスト、８
・・・配線領域、９・・・ゲート領域、１０・・・フィ
ールド酸化膜、１１・・・第２のレジスト、１２・・・
層間絶縁膜、１３・・・上層配線。
Claims (1)
- メモリセル部で２層ポリシリコンからなる浮遊ゲートと
制御ゲートとを含む配線が形成されている浮遊ゲート型
不揮発性半導体記憶装置を含む半導体装置において、周
辺回路部では前記２層ポリシリコンが絶縁膜を介するこ
となく直接積層されて制御ゲートを含む配線を形成して
いることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160189A JPH0449675A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2160189A JPH0449675A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0449675A true JPH0449675A (ja) | 1992-02-19 |
Family
ID=15709747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2160189A Pending JPH0449675A (ja) | 1990-06-19 | 1990-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0449675A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0892430A1 (en) * | 1997-07-16 | 1999-01-20 | STMicroelectronics S.r.l. | Process for manufacturing an integrated circuit comprising an array of memory cells |
-
1990
- 1990-06-19 JP JP2160189A patent/JPH0449675A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0892430A1 (en) * | 1997-07-16 | 1999-01-20 | STMicroelectronics S.r.l. | Process for manufacturing an integrated circuit comprising an array of memory cells |
| US5976933A (en) * | 1997-07-16 | 1999-11-02 | Sgs-Thomson Microelectronics S.R.L. | Process for manufacturing an integrated circuit comprising an array of memory cells |
| US6353243B1 (en) | 1997-07-16 | 2002-03-05 | Sgs-Thomson Microelectronics S.R.L. | Process for manufacturing an integrated circuit comprising an array of memory cells |
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