JPH04500576A - 高密度集積回路アナログ信号記録および再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 高密度集積回路アナログ信号記録 および再生装置 発明の背景 １、　発明の分野 本発明はアナログ信号情報の電子的記録装置にと〈Ｋ関するものである。

２、　従来の技術 アナログ情報の電子的記憶のために従来の技術において多くの装置が知られてい る。デジタル記憶技術を用いる典型的な従来の装置においては、基礎を成す情報 は音のように本質的にアナログである。そのアナログ情報はデジタル形式で電子 的に記憶せねばならない。デジタル的に記録すべき一般的なアナログ信号はマイ クロホンの出力信号である。その出力信号は入力フィルタを通って増幅器へ送ら れる。

その増幅器はその信号をサンプルおよびホールド回路へ供給する。このサンプル およびホールド回路からの情報はアナログ−デジタル（Ａ−Ｄ）変換器を通じて 送られる。とのＡ−Ｄ変換器はデジタル出力情報をメモリへ供給する。記録され ている音響情報をメモリから再生するために、メモリの内容をまずＤ−Ａ変換器 を通してアナログへ再変換せねばならない。Ｄ−Ａ変換器はそれの出力信号をフ ィルタを通じて増幅器へ送シ、それからスピーカへ送る。要するに、それは音響 情報の従来技術のデジタル電子的記憶がどのようにして行われるかである。

デジタル録音は非常に良い音質を提供する。再生された音は入力音と等しい。従 来の装置の欠点はＡ−Ｄ変換およびＤ−Ａ変換の卵果として非常に複雑なこと、 および音響情報のデジタル録音のために大容量のメ七りを必要とすることである 。電話のためにはたとえば１秒ごとの会話を録音するためにたとえば６４にビッ トを必要とする。

必要とされるものは、アナログ情報を妥邑な精度で電子的に記録でき、かつデジ タル技術により必要とされる−のよシも大幅に簡単で、メモリの容量も大幅に小 さい装置である。そのような装置は、信号情報の記録時の小さな誤シが再生時の 質を損わないように構成すべきである。本発明のシステムは記録時および再生時 の小さな誤シを許容し、しかもデジタル記録のために必要とされるものよシもメ モリ容量がかなシ小さい電子的信号記録および再生装置を提供するものである。

発明の概要 本発明はアナログ情報の記録のために浮動ゲート不揮発性メモリプレイを用いる 。

本発明は、記録に適する形式へ情報を変換し、かつ記録されている情報を再生の ために再変換するために用いられる独特の必要な記録、再生および制御回路を提 供するものである。そのアレイは不揮発性浮動ゲートメモリセルの行と列を有す る。各セルは所定の電圧範囲内の電荷を蓄積できる。アナログデータをメモリに 書込むために、書込み回路はサンプル／ホールド回路とアナログ転送回路を用い る。１つの複数のサンプル／ホールド回路が入力信号を受けている間に、他の複 数のサンプル／ホールド回路がそれのアナログ情報をアナログ転送回路の助けで メモリプレイに置くように、アナログ入力信号が２つまたはそれ以上の複数のサ ンプル／ホールド回路の間にさしこまれる。

本発明の書込み回路はアナログ入力信号を受けて、それらの信号をサンプルおよ びホールド回路に順次記録し、十分々サンプリング速度で複数のサンプル／ホー ルド回路の間に信号セットをさしこんで妥当な質の記録を達成する。アレイへ結 合されている読出し回路が、そのプレイに順次記録されているアナログ情報を検 索する。実時間記録を行えるようにするために、本発明は十分に速い記録および 検索を行うものである。信号出力の一定の流れが供給されるように、シーケンシ １ンｊ回路がメモリの読出しのペースを計る。このようにして、音のようなアナ ログ情報を妥当な精度、すなわち、電話線の質の音で、デジタル情報として記録 された場合に可能であるものよりもはるかに小さいスペースに記録できる。

本発明によシ、音、物理的震動、運動データ、またはＥＣＧ信号のような生理学 的信号のようなアナログ情報を記録することが可能である。

図面の説明 第１図は本発明の録音および再生装置のブロック図である。

第２図は本発明の記録アレイのブロック図である。

第３図は本発明のアナログ列読出し／書込み回路のブロック図である。

第４図は第３図の一部の概略回路図でおる。

第５図は第４図に示されていない第３図の回路の残シの部分の概略回路図である 。

好適々実施例の詳細外説明 本発明は高密度集積回路アナログ信号記録および再生装置に関するものである。

この装置はアナログ情報を記録できるメモリセルを有する半導体メモリと、それ をアクセスするための読出し、書込みおよび制御回路とを有する。記憶装置プレ イの寸法を最小にし、かつコストを最低にすることが重要であるが、情報再生の 絶対精度社重要ではないような場合に本発明は有用である。本発明は、テープレ コーダのような大型で、信頼度の低い電子−機械的な装置の代シをする固体装置 を提供するものである。

本発明をオーディオテープレコーダとの共通点を用いる好適表実施例に関して説 明することにする。

本発明は全体としてアナログ信号の記録に応用されるが、本発明の好適な実施例 は、磁気テープを半導体メモリで置き換えて、磁気テープレコーダに似た動作を 行うことができる。「オンチップテープレコーダ」と呼ばれる装置を提供するも のである。本発明は完全に非機械的な装置を提供するものである。

この装置はデジタルオーディオテープレコーダのような完全デジタル記録および 再生装置の正確な音質を発生することができないかもしれないが、適音の電話線 の音質に等しい音質を発揮でき、電話応答器に理想的なものとするものである。

本発明は、音声情報を記録するために必要な記録素子の大きさを、従来の録音装 置によ請求められる装置の大きさと比較して劇的に小さくできる。たとえば、１ つのセルで２５６種類のアナログレベルを識別できる装置は、８ビツトのデジタ ル情報の記憶装量に等しい。デジタル記憶装置による記録を用いると、これは８ 個のデジタルセルを必要とする。しかし、本発明を用いると、８デジタルビツト の等しい情報を含んでいるアナログ信号を、従来のデジタル記録が１デジタルビ ツトのために必要とするものと同数のハードウェアに記録できる。したがって、 記録スペースの節約は８分の１でおる。

本発明の好適な実施例は、この技術において周知である、消去可能で、電気的に プログラム可能な読出し専用メモリセル（ＥＥＰＲＯＭｓ）を用いる。それらの セルは２進デジタル情報、すなわち、２つの異なる電圧状態の１つとして表され る情報、を記憶するために通常用いられる。典型的には、２つの電圧状態は零と 、２〜５ボルトの間の正電圧である。本発明以前は、電荷結合装置（ＣＣＤ５　 ）のような、非常に短時間のアナログ記憶装置が他の半導体装置において実現さ れていた。ＣＯＤ　においては電荷は；ンデンサに蓄積される。しかし、ＣＯＤ の電荷蓄積コンデンサにおける電荷の洩れ速度が非常に高くてどのような類似確 度も維持できないから、アナログ情報をＣＯＤに長期間記録することはできな込 。ＥＥＦＲＯＭＳＫＦｉアナログ情報を不揮発的に格納でき、典型的にＭＯ８Ｆ ＥＴ＋−ランジスタの浮動ゲートに格納される。ＣＣＤ　のコンデンサとは異な ｊｌ　、ＥＥＰＲＯＭｇの浮動ゲートは電荷を洩らさない。

ＥＥＰＲＯＭｇの浮動ゲートに高電圧、典型的には１０〜３０ポルト、を印加す ることによｐ　ＥＥＦＲＯＭ　は充電される。ＥＥＦＲＯＭ　セルにアナログ情 報を書込んだシ、それからアナログ情報を読出そうとすると困難がある。書込み は、入来低電圧アナログ信号に対応する高電圧で書込みを行わねばならない。高 電圧書込みは、セルが低い読出し電圧で読出される場合でも、アナログ信号に正 しく一致するセルの導電性レベルを必ず生ずる。理想的には、低い読出し電圧で セルが読出されると、元の低電圧入来信号に正確に似た信号を出力する。

第１図は本発明のアナログ集積回路録音および再生装置を示す。指令入力手段１ ０が電源投入、録音、再生、ポーズ、早送シ、巻戻し、消去および停止用のスイ ッチを含めて、各種の機能用の備えを有する。それらの制御機能は磁気テープレ コーダにおいて見られるものと同じである。制御およびタイミング論理回路１１ へ結合されている指令入力手段１０は、マイクロプロセッサに適合する直列イン ターフェイスとして実現できる。制御およびタイミング回路１１は、録音および 再生装置の各種の部品を統合し、試験回路１２へも結合される。試験回路１２は この装置の必須の部品ではないが、故障部品を避け、メそリアレイの試験を高速 にするために、制御およびタイミング論理回路において誤シを検出するために評 価および試験するために一般的なものである。

この装置の中心はメモリアレイ１３である。このメモリアレイ１３は不揮発性メ モリセルの行と列を有する。その不揮発性メモリセルａ　ＥＥＰＲＯＭセルが好 ましい。メモリアレイ１３の端には行デコーダ１４と、列ドライバを制御するた めに用いられるアナログ読出し／書込み回路１５とが設けられる。メモリアレイ １３はページモードアドレッシングを用いる。このページモードアドレッシング では行デコーダ１４は特定の行を起動し、読出し／書込みドライバ１５は起動さ せられた行の個々のセルを順次アクセスする。

メモリアレイ１３は石高電圧回路１６にも隣接する。この高電圧回路は記録すな わち書込みのために、起動された行へ高電圧レベルを供給するために用いられる 。チップには、記録電圧を発生するための高電圧発生器回路１７が設けられる。

この発生器１７は、高電圧発振器１９へ結合された高電圧タイミングおよび論理 回路１８と、記録のために用いられるタイミング信号を発生するための石高電圧 発生器２０および列高電圧発生器２１とを含む。高電圧発振器１９は、石高電圧 発生器２０と列高電圧発生器２１ヘタイミングを供給するために、行発生器と列 発生器へ結合される。石高電圧発生器２０は石高電圧回路１６へ結合される。列 高電圧発生器２１は読出し／書込み列ドライバ１５へ結合される。

本発明の装置は、同期式で、クロックアドレッシングシーケンサ２２によシタイ ミングをとられる。クロックアドレッシングシーケンサ２２は、クロックおよび 発振器２３とアドレッシングシーケンサ２４の組合わせで構成される。それらは シーケンサ２４からアドレスをタイミングに従って発生する。ページモードアド レッシングにアドレスのタイミングに従った発生を組合わせることによシ、この 装置はアナログ情報を実時間で記録できる。アドレスシーケンサ２４は列アドレ スバッファ２５と行アドレスバッファ９へ結合される。

それらのバッファはアドレスシーケンサ２４と、行デコーダ１４および列デコー ダ１５の間にそれぞれ介在する。行アドレスバッファ９は行アドレスを行デコー ダ１４へ供給する。列アドレスバッファ２５は、列デ；−ダ２６を通じて、アク セスすべき読出し／書込み列ドライバ１５のアドレスを供給する。列デコーダ２ ６は読出し／書込み列ドライバ１５へ結合される。

列デコーダ２６はＩ１０インターフェイス装置２８の回路点２Ｔへも結合される 。Ｉ１０インターフェイス装置２８はマイクロホン２９と、入力フィルタ３０と 、入力増幅器３１と、自動利得制御器３２と、出力フィルタ３３と、出力増幅器 ３４と、スピーカ３５とを有する。！イクロホン２９とスピーカ３５（ｔたは他 の入力信号トランスデユーサおよび出カドランスデューサ）は半導体チップの端 に設けられる。入力フィルタ３０と出力フィルタ３３は、この技術で周知のオン ボード能動フィルタ発振器を用いるデジタル構成のものとすることができ、そう することが好ましい。

従来のデジタル記録装置においては、回路点２Ｔは入力のための付加アナログ− デジタル変換器と、出力のための付加デジタル−アナログ変換器を含む。

本発明はそれらの変換器の必要性を無くすものである。入力フィルタ３０は入力 増幅器３１へ結合スル。

その入力増幅器は希望によシ自動利得制御器３２へ結合できる。その自動利得制 御器は入力増幅器３１へ逆に結合されて帰還を行う。ＡＧＣ３２は回路点２７へ 結合されてアナログ入力信号を列デコーダ２６へ送ることができる。回路点２７ は出力フィルタ３３へも結合される。その出力フィルタは出力増幅器３４へ結合 され、この出力増幅器はスピーカ３５へ結合される。Ｉ１０インターフェイス装 置は、Ａ−Ｄ変換なしにメモリに直接記憶できる信号へトランスデユーサからの アナログ信号を変換し、かつ記憶されているアナログ情報をＤ−Ａ変換なしに出 カドランスデューサを駆動するために適切な形へ変換するための機構を構成する 。音響情報の場合には、入力トランスデユーサと出力トランスデユーサはマイク ロホンおよびスピーカである。

第２図は本発明のＥＥＦＲＯＭプレイのブロック図４１の行と列で構成される。

プレイ４００各行のセルは図示のように−：ａＫ結合される。各行は行デコーダ ４２へ結合される。アレイ４ｏの各列は図示のようにも−緒に結合され、かつ各 列は個々の読出し／書込みドライバ４３へも結合される。全ての読出し／書込み ドライバ４３は列デコーダ４４へ結合される。列デコーダ４４はＩ１０装置４５ へ結合される。シフトレジスタが集積回路の小さい区域を占めるから、本発明の 多くの用途においてシフ）レジスタを列デコーダ４４のために使用できる。

Ｉ１０装置４５は入力回路および出力回路の表現である。先に述べたように、入 力回路はマイクロホン、入力フィルタおよび増幅器のような装置を含むことがで きる。出力回路はフィルタ、増幅器、およびスピーカのような装置を含むことが できる。それらの入力装置と出力装置はこの技術において周知である。

更に第２図を参照して、列デコーダ４４と行デコーダ４２ヘクロツクアドレスシ ーケンサ４６が結合される。そのクロックアドレスシーケンサ４８はメモリアレ イ４０との間でやシとシする入力信号と出力信号のタイミングを正しくとる。

制御およびタイミング論理４７が列デコーダ４４と、高電圧回路４８と、指令入 力手段４９とへ結合される。制御およびタイミング論理４７はメモリアレイ４０ からのアナログ情報の記憶と検索ｔ　１１１−ｗするための回路を有する。高電 圧回路４８はメモリ４０ヘアナログ入力を転送するために必要な行電圧を供特表 千４−５００５７６　（５） 給するために用いられゐ。指令入力手段４９は本発明の回路と人のユーザーの間 のユーザーインターフエイスである。

典型的なオーディオテープレコーダの各雅の機能を本発明の各種の回路機能に類 似させることができ石。たとえば、一般的なテープレコーダの電源スィッチを本 発明においてチップイネイブルと考えることができる。同様に、記録スイッチは 書込みイネイブルに類似する。再生スイッチは出力イネイブルであって、早送シ ボタンと巻戻しボタンは順方向および逆方向のアドレッシングの速度向上を示す 。

第３図は本発明の読出し／書込み列ドライバの１つを一層詳しく示す。実際には 、各列に１つの列ドライバを用いるからもつと多くの列ドライバがある。

８　ＫＩｉｚサンプリング速度の場合には、そのような列ドライバを３２０個採 用できる。実際の数は予め定められないが、希望の信号品質に応じて実際者にょ シ選択できる。列デコーダ６１からの入力ａ６ｏがサンプル／ホールドフェーズ −１回路６２とサンプル／ホールド７エーズー２回路６３へ結合される。

サンプル／ホールド７エーズー１回路６２はアナログ転送−１回路６４へ結合さ れる。サンプル／ホールドフェーズ−２回路６３はアナログ転送−２回路６５へ 結合される。アナログ転送−１回路６４とアナログ転送−２回路６５は比較器６ ６へ結合される。

比較器６６は比較器入力回路６７と比較器送り回路６８へ結合される。比較器入 力回路６７と比較器送り回路６８は高電圧列充電器６９へ結合される。この高電 圧列充電器６９は出力１ａ７０へ結合される。

その出力線は列Ｔ１へ結合される。列読出しゲート７２が入力線６０と高電圧列 充電器６９へ結合される。

本発明のプレイの基本的な動作を以下に述べる。

第２図を参照して、アレイへ電力を供給し、指令入力手段４９によ少記録指令を 与える。これによシ、Ｉ１０インター２エイス装置４５の出力回路を除くほとん どの回路へ電力が供給される。また、これによりクロックアドレスシーケンサ４ ６も動作を開始する。メモリアレイ中の１行目と１列目が選択され、音響パター ンを表すアナログ情報がＩ１０インターフェイス装電の入力回路により処理され る。アナログ信号が列デコーダ４４と、読出し／書込み列ドライバ４３０１つと へ送られる。アナログ信号はサンプルされ、読出し／書込み列ドライバ４３に保 持される。

次に第３図を参照して、列ドライバにおけるサンプルおよび保持機能はサンプル ／ホールドフェーズ−１回路６２またはサンプル／ホールド７エーズー２回路６ ３を採用する。２つのサンプル／ホールド回路への信号の通常の送シはインター リーブされる。

たとえば、サンプル／ホールドフェーズ−１回Ｍ６２は、一連の入力信号の記憶 の最初のフェーズを始めて、アナログ入力信号を最初に受けるサンプル／ホール ド回路とすることができる。この最初のフェーズは、全てのサンプル／ホールド ７エーズー１回路６２が情報で完全に充されるまで続く。この点で、第２のフェ ーズが始まる。この＃Ｉ２のフェーズにおいては、入力＠６０からの入力データ がサンプル／ホールド７エーズー２回路６３によタサンプルされ、保持される。

サンプル／ホールドフェーズ−２回路６３が入力ａ６０からアナログ入力信号を 受けている間に、サンプル／ホールドフェーズ−１回路６２からの情報が列７１ へ書込まれる。

この２７二一ズインターリーブ手法は実際上の考慮に対して必要である。実時間 録音のための８キロヘルツのサンプル速度では、連続する各セルを１２５マイク ロ秒以内で書込むことを録音は必要とする。

実際問題として、高電圧パルスを４００回増分させるためにけはるかに長い時間 を必要とされる。たとえば、ｌ増分当９１００マイクロ秒においては、あるアナ ログレベルをセル群に書込むためには４０ミリ秒を必要とする。以上の例は、増 分が５〜２０ボルトの範囲に散らばっているとの仮定を基にしている。しかし、 異なるセルは異なるアナログ書込み応答範囲を有することがある。たとえば、あ るセルは７〜１５ボルトの応答範囲を有することがある。この狭くされた範囲と 完全な５〜２０ポルトの範囲との閣のｖ４整をこの技術においてはスケーリング と呼ぶ。また、多くの書込みの後では、浮動グー）ＥＥＦＲＯＭ装置の技術にお いて周知の現象である電子の捕獲のために、メモリセルは老化する。電子の捕獲 の結果として、値が時間的に実際に移動することがおり、たとえば７〜１５ボル トから８〜１６ボルトへ移動する。それらの実際的な考慮のために、５〜２０ボ ルトの範囲に対する増分の数の妥当な選択は約４００である。４００個の増分で あると、応答範囲かたとｔば７〜１５ボルトであるセルへの情報の記録において は約２００増分の分解能を確保することが可能である。

３２０１ｍのサンプルがとられる場合である、４０ミリ秒に対して適用される８ 　ＫＨｚ　のサンプル速度においては、その持続時間の音を記録するためには最 少３２０列を書込まなければならない。七ノｔらのタイミングの実用性をマめる ために、１組のサンプルおよびホールド回路が約４０ミリ秒の間実時間で記録し 、その間に、情報を既に含んでいる第２の１組のサンプルおよびホールド回路が ３２０列に同時に書込む。したがって２７エーズサンプルおよびホールド回路、 各フェーズは４０ミリ秒の間サンプルを受け、または４０ミリ秒にわたってサン プルを記録するために用いられる、が実際的で、かつ望ｔＬいことである。この 技術をインターリ−ピングと呼ぶ。

第４図は第３図の回路のほとんどの概略回路図である。可能である場合には、両 方の図で同じ番号を用いる。共通のＩ１０アナログ線８０を用いてメモリプレイ との間でアナログ信号を転送する。列デコーダ６１はアナログ転送回路８０から の信号の転送トランジスタ８１を通る転送を制御する。アナログＩ１０線８０は 、列アクセスゲート８１を介して、列転送トランジスタ８２，８３と、サンプル ／ホールドフェーズ−１回路ε２と、サンプル／ホールドフェーズ−２回路６３ とへ結合される。入力サイクル中はアナログＩ１０＠８０における電圧が全体と して変化するから、列アクセスゲート８１のタイミングは重要である。トランジ スタ８１は、それのそれぞれの列に対し、て入力サイクルの間は導通しなければ ならず、信号のサンプリングが終った時は非導通状態でなければならない。これ は、書込みサイクル中に列デコーダ６１ｔ−同期させるクロック信号により行う ことができる。好適な実施例においては、クロック信号は５に、Ｈｚ　の速度で 機能する。

列読出しゲート８４がアナログ転送回路８０とＶ１１０線８５の間０１８合を制 御する。列アクセストランジスタ８１と列読出しトランジスタ８４が導通させら れると、■１／。！Ｉ８５からのアナログ信号をアナログＩ１０線８０へ直接送 ることができる。

サンプルホールド７エーズー１回路６２はゲート８６とコンデンサ８７を有する 。トランジスタ８６はフェーズ−１サンプル／ホールド線８８へ結合すれる。第 １のフェーズ中は、トランジスタ８６はフェーズ−１サンプル／ホ一ルドｌｍ８ ８によ逆導通状態にされて、アナログＩ１０線８０かもの信号がコンデンサ８７ を充電できるようにする。コンデンサ８７はアナログ信号を記録する。

同様に、サンプル／ホールド７エーズー２回路６３はトランジスタ８９とコンデ ンサ９０を有する。トランジスタ８９はフェーズ−２サンプル／ホールドｌｌ９ １へ結合される。第２の７エーズ中は、８９はフェーズ−２？ンプル／ホールド ９１にょ逆導通状態にされて、アナログ転送回路８ｏからの信号がコンデンサ９ ０を充電できるようにする。コンデンサ９０はアナログ信号を記録する。サンプ ル／ホールド回路６２と６３はアナログ転送回路６４と６５のそれぞれのトラン ジスタ８２と８３へそれぞれ結合される。

アナログ転送−１回路６４は線９３とトランジスタ８２．９４．９５で構成され る。トランジスタ８２のゲートはサンプル／ホールド回路６２へ結合され。

コンデン？８７に記録されている電圧の映像を比較器６６へ与えるために用いら れる。トランジスタ９４のゲートが転送−１線９γへ結合される。転送−１線９ ７が起動された時だけコンデンサ８７における映像が比較器６６への入力として 線９３に現われるように、トランジスタ９５のドレインがトランジスタ８２と比 較器６６の間の線９３へ結合される。トランジスタ９５のゲートがクリーンアッ プスイッチ！９６へ結合され、それのドレイン端子が転送トランジスタ９４を介 して線９３へ接続される。クリーンアップスイッチ線９６が起動させられると、 線９３はアースに近いレベルにセットされる。

同様に、アナログ転送−２回路６５は線９Ｂとトランジスタ８３，９９，１００ で構成される。トランジスタ８３のゲートはサンプル／ホールド７エーズー２回 路６３へ結合され、サンプル／ホールドフェーズ−２回路６３のコンデンサ９０ に記録されている電圧の映像を、転送トランジスタ９９を介して比較器６６へ与 えるために用いられる。ゲートが転送−２９１０１へ結合されているトランジス タ９９が、転送−２線１０１が起動された時だけ、サンプル／ホールドフェーズ −２回路６３のコンデンサ９０の映像が比較器６６に現われるように、トランジ スタ９５のドレインがトランジスタ８３と１００および比較器６６の間に結合さ れる。トランジスタ８３のゲートがクリーンアップスイッチ線９６へ結合され、 クリーンアップスイッチ線９６が起動させられた時に、線９８がアースに近いレ ベルにセットされるように、接続される。

サンプル／ホールド回路６２または６３から記憶セルへの記憶されている信号の 転送は、アナログ転送装置６４．６５のようなアナログ転送装置によシ行われる 。第１図を参照して、クロックアドレッシングシーケンサ２２は記録すべき一連 のアナログ信号を、１度に１つずつ、１つのサンプル／ホールド回路と対応する 列へ、それから次へ、所定のサンプリング速度で送シ続ける。電話品質の音に対 しては、８　Ｋ　Ｈｚ　の速度が用いられる。シーケンシングが続けられるにつ れて、全ての列は特定の行に対してアドレスされている。

それからシーケンサは、次の行を円滑に選択し、最初の列へ戻り、それに続いて 列をシーケンスすることによ少記録を続ける。記録中は、種々の読出し／書込み ドライバ１５は、それに対応する列中のメモリセルを、サンプル／ホールド７エ ーズー２回路中の値に対応する記録されている信号で能動的に充電し、かつサン プル／ポール゛ドアニーズー１回路中の値に対応する新しい信号を受ける。１つ のフェーズが充されると、役割が交代する。

たとえば、８キロヘルツのサンプル速度で音声を１秒間録音するには、１つのセ ルにおのおの記録される５ｏｏｏ　ｍのアナログ信号を必要とする。音を１分間 録音するためには、この数に６０をかける、すなわち、４８０．０００個のセル を必要とする。各セルが、約２５６種類の可能なレベルの間で識別できるアナロ グ信号を含んでいると仮定すると、本発明のセルに記録されている各アナログ信 号は他の場合にはデジタル記録に８個のデジタルメモリセルを必要とする情報を 運ぶ。したがって、音声を１分間デジタル録音するためには、本発明によシ必要 とされるメモリセルの数の８倍を必要とする。

比較器６６は２本の入力Ｊ１１０２．１０３と、比較器出力トランジスタ１０６ と一致トランジスタ１０７へそれぞれ結合されている２本の出力９１０５と１０ ４を有する。比較器６６は対称的であって、一方の側の入力線１０２がアナログ 転送装置ＢＯからアナログ入力信号を受け、他方の側の入力、ｌ１１０３がＶ３ ／。

線６５に存在する信号の映像を受けるために結合される。比較器の出力トランジ スタ１０６　と一致トランジスタ１０７が同じ容量を持つようにそれらのトラン ジスタは一致させられる。もつとも、比較器出力トランジスタ１０６だけが実際 に用いられるが、一致トランジスタ１０７は比較器出力トランジスタ１０６の容 量に類似させるためにのみ用いられるダミートランジスタである。

比較器分離線１０８からの信号により比較器６６は動作を開始する。比較器分離 １１１１１０Ｂ　はトランジスタ１０９と１１０をそれぞれ通る入力線１０２と １０３を制御するために用いられる。線１０８に存在する比較器信号が起動させ られると、入力Ｊ１１０２と１０３に存在する信号が比較器コンデンサ１１を充 電する。

その比較器コンデンサ１１１は入力＠１０２と　１０３が比較器６６に入る回路 点の回路点容量を表す。この技術において知られているように、トランジスタ１ １２が比較器６６の共通回路点とアースの間に結合される。トランジスタ１１２ 　のゲートへ接続すれている端子１１３が、比較器６６の端子間の信号差の増幅 の初段を開始させる信号を運ぶ。２段目の増幅端子１１４がＭＯＳ　）ランジス タ１１５と１１６へ結合される。トランジスタ１１４における２段目の増幅信号 はトランジスタ１１５と１１６を導通させてコンデンサ６６の端子間における信 号の差の増幅を終る。比較器６６は、たとえば約１〜３ボルトの入力電圧範囲に わたって、何方段階という電圧レベルを区別するために必要な増幅および分解を 行う。

比較器入力回路６８は比較器６６の出力線１１γとｖｔ１０腋８５へ結合される 。クロックＭ１１８が。

線１１７を電源電圧またはそれの近くまで充電するために用いられるトランジス タ１１Ｂ　を制御する。

りａツク１２３は減結合トランジスタ１２２を制御する。トランジスタ１１９　 と　１２２がオフで条ルト、＠　１１７は線８５のｖＩ／。電位で自由に動く。

線８５は比較器のセット中に第５図に示されてい不回路によってのみバイアスを かけねばならない。トランジスタ１２２がないとすると、トランジスタ１０６の ゲートにおける電圧がトランジスタ１０６を導通させることがらシ、かつ望まし くないことであるが線１１７と８５　もバイアスをかけられるととＫなる。

比較器の出力トランジスタ１０６のソース−ドレイン回路がｆｉ１１７とアース の間にある。クロック線１１８が非活動状態にされ、トランジスタ１２２が動作 させられると、比較器の出力トランジスタ１０６のゲートに高い電圧電位がかけ られているならば線１１７　はアースへ引、下げられる。トランジスタ１１６が オフであれば、線１１７は電源レベルＶｃｃ近くの電位を維持する。

比較器入力回路６７は線１０３　とトランジスタ１２０．１２１　を有する。線 １０３　はトランジスタ１２０を介して電圧源Ｖｃｃ　と比較器６６０間に結合 される。トランジスタ１０２のゲートはｖＩ／。ｌｌ８５へ結合され、それのソ ース−ドレイン回路が電圧源ＶＣＣと比較器６６の間にある。コンデンｔ８１ま たｌ’１９０におけるす、プヤされた信号とｖＩｌｏ　１１１８５か試行信号が ほぼ等しいように、トランジスタ１２０はトランジスタ８２，８３　と同じ特性 を有する。トランジスタ１２１のゲートはクリーンアップスイッチ線９６へ結合 され、それのソース−ドレイン回路が線１０３とアースの間に結合される。クリ ーンアップスイッチ線９６が起動させられると、トランジスタ１２１は比較器１ １１１０３をアース電圧レベルまたはそれの近くにセットする。

第５図は、第３図の読出し／書込み列ドライバのうち第４図に示されていない残 シの部分の回路図を示す。Ｖ　Ｉ１０線８５は高電圧列充電器６９へ結合される 。デジタル入力路１４０とアナログ出力路１４１がＶｌ／。Ｉ！８５に沿ってい ることが示されている。

アナログ出力路１４１　は列７１の右側で始まシ、トランジスタ１４２　を通っ てＶｌ／。１１８５に達する。

そのトランジスタのゲート端子１４３は読出し信号へ結合される。

第４図を参照して、それから信号は列読出し／書込みトランジスタ８４とタリア クセストランジスタ８１を通ってアナログＩ１０出力線８０に違する。第４図と 第５図を参照して、端子１４３　における読出し信号と、列読出し回路８と、列 アクセストランジスタ８１とのｖ４整された起動によシ読出しが行われる。

デジタル入力路１４０は比較器６６で始ｔシ、比較器送シ回路６８と、ｖＩ１０ 線８５とを通って高電圧列充電器６９に達する。

次に第５図を全面的に参照して、端子１４４における書込み信号がトランジスタ １４５のゲートへ結合される。そのトランジスタは高電圧列充電器６９の高電圧 充電部へのアクセスを制御する。トランジスタ１４６のゲートはトランジスタ１ ４５を介してデジタル入力路１４０の端部へ結合される。トランジスタ１４６の ゲートとトランジスタ１４５のソース−ドレイン回路の間で保持コンデンサ１４ ７がアースとデジタル入力路１４０の間に結合される。デジタル入力路１４０へ は選択器回路１４８　も結合される。トランジスタ１４５　は入力信号を制御す るためのものである。端子１４４　における信号がトランジスタ１４５をターン オンすると、デジタル入力信号がコンデンサ１４７を充電する。コンデンサ１４ ７はトランジスタ１４６とともに動作して、端子１４４における書込み信号の間 の期間中に高電圧充電サイクルを継続し、または中断する。使用するＥＥＦＲＯ Ｍセルの極性特性に応じて、トランジスタ１４９　が列をアースまたは電源レベ ルに保持する。選択器回路１４８　はＶｃｃ　ｔたはアースへ選択的に接続でき ることが示されている。その選択器回路は特定の設計の必要性に依存する。

列７１は列負荷１５４　と、列リセット１５５と、メモリセル１５６とで構成さ れ、高電圧列充電器６９へ結合される。列負荷１５４はこの技術において知られ ているように接続される負荷トランジスタである。接地されている列リセット１ ５５は、列を接地することによシ列のメモリセルをリセットできる回路である。

各メモリセル１５６はそれのそれぞれの行線１５７　へ結合される。列負荷１５ ４も電源へ結合されて、メモリセル１５６　から読出すための電圧を供給する。

端子１５０　における高電圧源が書込みのためのプログラミング電圧パルスを列 ７１へ供給する。端子１５０　における高電圧源はコンデンサ１５１　の第１の 側とトランジスタ１５２のドレインへ結合される。

トランジスタ１５２０ン一スードレイン回路が高電圧源１５０と列７１の間へ結 合される。トランジスタ１５３のドレインがコンデンサ１５１　の他の側へ結合 される。トランジスタ１５３のソースがトランジスタ１４６のドレインへ結合さ れる。トランジスタ１４６０ソースは接地される。トランジスタ１５３が常に導 通するように、トランジスタ１５３　のゲートは電圧源ＶＣＣへ結合される。ト ランジスタ１５２のドレイン接合の降伏電圧を高くするために、そのトランジス タのドレインのドーピング濃度は低くされる。トランジスタ１５３の機能はトラ ンジスタ１５２のゲートへ結合されている回路点の降伏電圧を高くすることであ る。コンデンサ１５１　は　トランジスタ１５２のゲートを充電するだめのプー トストラップとして用いられる。オンチップ高電圧源は本発明の何回という列充 電器へ高電圧信号を供給できねばならない。この制約のために、高電圧列充電器 ６９は非常に小さい電流をとシ出さなければならない。上記設計はこれを行うた めにコンデンサ１５１を使用する。

高電圧列充電器６９においては、第５図に示すように、いくつかの素子は本発明 にとっては必須のものではない。トランジスタ１５３と、トランジスタ１５２の 　ドレインのドーピング濃度を低くすることとは必要ではなく、それらは回路の 接合降伏を高くして、よシ広い範囲の電圧を使用できるようにするために用いら れる。また、理想的には、比較器が高いデジタル信号をひとたび出力すると、サ イクルの残りの間その信号を出力し続けなければならないから、選択器回路１４ ８は不要である。しかし、実際的な理由から、ノイズ、洩れまたはその他の不完 全さのために、この回路は、低−高一低信号列の場合に異常な結果を生ずること がある。その異常信号列はメモリセルの充電に大きな誤差を生じさせることがあ る。したがって、選択器回路１４６を用いてＭ１１０線８５を保持してこれを避 ける。

メモリセル１５６のプログラミングまたは書込みは、プログラムすべきメモリセ ルの行を選択するために行線１５７の１本を起動することをまず含むら次に図示 の列７１のような、メモリセルの選択され九列へ高電圧源１５０によシミ圧を供 給する。この操作はセル１５６　の選択された１つを識別する。比較器６６が高 電圧列充電器６６に停止することを知らせるまでプログラミング電圧は上昇を続 ける。何方という増分が起ることがある。この点で、選択されたメモリセルが適 切なアナログレベルまで充電され、選択されたセルがそれ以上充電されないよう に保持回路１４８がする。次の段階で高電圧列充電器６９がリセットされると、 別の行ｌ１Ｉ１５７が起動される。このようにして、全てのメモリセル１５６　 がプログラムされる。

書込みプロセスを更に説明するために第３図を用いる。入力１６０からのアナロ グ信号サンプル／ホールド７エーズー１回路６２０１つへまず送られる。

本発明の好適な実施例においては、これは３２０個のサンプルに対して続けられ る。その時には線６０からの信号他のサンプル／ホールドフェーズ−２回路ε３ へ切換えられる。これと同時に、サンプル／ホールドフェーズ−１回路６２に既 に格納されている信号がいまメモリアレイへ書込まれる。

アナログ入力信号が低い電圧、たとえば１〜２ボルト、であって、浮動メモリセ ルを充電するために必要な電圧は７〜１７ボルトの範囲のことがあるから、書込 みは繰返えされる。試行的な誤ルのある過程である。最初の試行電圧が増分当シ ３８ミリボルトずつ４００回まで、非常に小さい電圧だけ増大させられる。アナ ログ列読出し／書込み回路は繰返えし試行過程と誤差比較過程をｖ４ＪＩするこ とにより、アナログ入力電圧の大きさに関連してメモリセルの導通度が知能的に 調節される。３２０個の列を有する本発明の実施例の場合には、３２０個のアナ ログ列読出し／書込み回路、第３図にはそれが１つだけ示されている、の全てに 含まれているデータが、並行して行われる同じ繰返えし過程を用いて、メモリへ 同時に転送される。

第４図を参照して更に詳しく説明すれば、アナログ信号をアレイへ書込むために 、アレイセルを選りにクリヤすなわち消去せねばならない。これはＥＥＦＲＯＭ セル技術にお込て知られているように、行デコーダの動作によシ行われる。セル の極性特性に応じて、セルは非導通状態または高い導通状態にされる。消去の後 は、書込みを続行できる。Ｉ１０インターフェイス装置２８（第１図に示されて いる）の入力回路からの信号を接続するための列を列デコーダ６１が選択する。

前記したサンプル／ホールド回路の１つに含まれている保持コンデンサにそのア ナログ信号は格納される。これを説明するだめに、格納されている信号はサンプ ル／ホールド回路フェーズ−１回路６２の１つにあると仮定する。もつとも、格 納されている信号がサンプル／ホールド回路フェーズ−２回路６３の１つにあっ ても同一の動作が行われる。比較器６６が新しいメモリセルを充電する用意がで きていると、サンプル／ホールド回路フェーズ−１回路６２内の信号はアナログ 転送回路６４に映倫を生ずる。

次に、高電圧列充電器によシ試行的な高電圧パルスが列へ印加される。最初の高 電圧パルスの後で、列信号が比較器入力回路６７を介して比較器６６へ結合され る。そうすると比較器６６は列信号をアナログ転送回路６４に格納されているサ ンプルされた入力信号と比較する。比較器６６は、サンプル／ホールド回路へ示 された実際の電圧の映倫を選択されたセルにおける電圧と比較し、いずれが高い 振幅を有するかを判定する。各過程において試行電圧が高くされる。比較器入力 回路５７からの列信号がアナログ転送回路６４かもの入力信号値に一致するか、 非常に僅かこえると、比較器６６は論理的に低いレベルを線１０５を通じて比較 器入力回路６８へ出力する。送り回路６８は低い比較器６６からの電圧レベルを 反転して、論理的に高いレベルの信号を高電圧列充電器（第５図）へ送る。ここ で第５図を参照して、電圧パルスが回路点１５０を介して個々の列充電回路へ供 給され続けられたとしても、その論理的に高いレベルの信号は列がそれ以上充電 されることを不能にする。

書込み動作はそのようなものであるから、入力サンプル信号に一致するレベルま で列が充電されるまで、列の試行的な充電は行われる。好適な実施例においては 、列の高電圧パルスは約５ボルトから約２０ボルトまでおよそ４００の段階で上 昇する。各段階の後では、比較器への列信号帰還は列負荷１５４とプログラムす べき特定のセルとの間の導通の結果である。プログラミングが続行されるにつれ て、セルの導通度が高くなる向きに変化する。各試行的な高電圧パルスの後で、 セルの導通度が僅かに低くなる。

ある点において、列のレベルがサンプル信号に一致するのに十分に高いことを比 較器が判定する。その時に、サンプル／ホールド回路および転送回路のその特定 のフェーズからのその列に対しては高電圧の充電が止む。

これが起ると、コンデンサ１４７が充電してトランジスタ１４６が導通状態にな シ、トランジスタ１５２のゲート電圧を引下げてトランジスタ１５２を非導通状 態にすることにより、第４図と第５図に示す列のそれ以上の高電圧充電を不能に する。それと同時に、コンデンサ１４７の同じ端子間電圧がトランジスタ１４９ 　を導通状態にする。それによシトランジスタ１４９　は図示の列をアースまた はＶＣＣに近い電圧へ選択器回路１４８　を介して保持する。これによシアナロ グ出力路１４１　を介して比較器へ安定な論理帰還が行われる。

第１図を参照して、記録されている情報の再生すなわち読出しを行っている間に 、指令選択器１０を用いて出力回路を起動させる。これはＩ１０インターフェイ ス装置２８の出力回路を活動状態にしてメモリプレイに記憶されている信号を送 らせる。それらの信号は各セルの導通度によシ測定される。最初の行と最初の列 においてクロックアドレッシングシーケンサ２２が動作を開始させられ、　８Ｋ Ｈｚで動作する。音を忠実に再生するためにその８ＫＨｚＯ率が維持される。メ モリ列からアナログ信号情報が直接取出されて、１１０インターフエイス装置２ ８の出力回路へ送られる。

第５図を参照して、読出し中に、列７１が検出されたセル信号を出力ｍ８５へ送 る。第４図を参照して、列読出しトランジスタ８４が検出された信号を受け、そ れをトランジスタ８１を介してアナログ記憶セル８０へ送る。列デコーダ８１が 、第１図に示されている出力回路２８への信号の転送を制御する。

本発明は機械的な部品または磁気テープを使用しない。列信号がサンプルされて 個別レベルを２つだけ生ずるために列信号が増幅される従来のデジタルメモリと 対照的に、本発明のアナログメモリは実際のアナログ列信号を直接出力する。し たがって、中間のＡ−Ｄｆｆｉ換器およびＤ−Ａ変換器が無くされる。

本発明は多重レベル記憶のためにも使用できる。

多重レベル記憶は、１つのアナログセルに２ピツトまたはそれ以上のビットを置 くことによシデジタル情報を記憶させることを述べるために用いられる用語であ る。たとえば、１６種類またはそれ以上の電圧レベルを１つのアナログ記憶セル からの出力信号から識別するも゛のとすると、２進の００００〜１１１１の値を １つのアナログ記憶セルが記憶できる。

この技術を用いると、携帯用の記録装置がアナログ記憶装置を用いて記録し、ア ナログ情報をデジタルへ変換し、それからデジタル情報を記録できる。その記録 の質は完全デジタル記録の質よシは低いが、従来のデジタル技術を用いて可能で あるものよシはるかに多くを同数のセルに記録できる。

浄書（内容に変更なし） 手続補正書く方式） 平成３年１１月７日

Claims (10)

【特許請求の範囲】
1. １．アナログ情報を記憶するためのメモリアレイにおいて、 おのおのアナログ信号を記憶するようにされた、浮動ゲート不揮発性メモリセル の複数の行および複数の列と、 個々の各セルを選択し、それの浮動ゲートにおける所定のアナログ信号を記憶す るために前記アレイの前記行と前記列へ結合される書込み回路手段と、個々の各 セルにおけるアナログ信号のレベルを検出し、前記アナログ信号レベルを出力す るために前記行と前記列へ結合される読出し回路手段と、前記読出し回路手段と 前記書込み回路手段へ結合され、前記アレイ中の個々のセルを通じて読出しと書 込みをサイクルさせる制御手段と、 を備えるアナログ情報を記憶するためのメモリアレイ。
2. ２．請求項１記載のメモリアレイにおいて、前記不揮発性メモリセルは電気的に 消去可能かつプログラム可能な読出し専用メモリであるメモリアレイ。
3. ３．請求項１記載のメモリアレイにおいて、前記不揮発性メモリセルは消去可能 かつプログラム可能な読出し専用メモリであるメモリアレイ。
4. ４．請求項２記載のメモリアレイにおいて、前記書込み回路は、前記電気的に消 去可能かつプログラム可能な読出し専用メモリセルを繰返えし充電することによ り、電荷を知能的に調節し、したがつて、記憶すべき入力信号の電圧に直接関連 してメモリセルの導通度を調節するための手段を含むメモリアレイ。
5. ５．請求項４記載のメモリアレイにおいて、前記読出し回路は、前記セルに記憶 されている入力信号の電圧を示すものとして、メモリセルの導通度を測定する手 段を含むメモリアレイ。
6. ６．アナログ情報を記憶するためのメモリアレイにおいて、 おのおのアナログ信号を記憶するようにされた、浮動ダート不揮発性メモリセル の複数の行および複数の列と、 前記メモリに記憶されているアナログ信号を読出し、そのアナログ信号をアレイ ヘ書込むために前記メモリアレイの列へ結合される列読出し／書込み回路と、 第１の複数のサンプル／ホールド回路および第２の複数のサンプル／ホールド回 路におけるアナログ入力信号を記憶するために列読出し／書込み回路へ結合され る第１の転送手段と、 第１の複数のサンプル／ホールド回路の記憶容量に達した時に、１つの複数のサ ンプル／ホールド回路から別の複数のサンプル／ホールド回路へ入力アナログ信 号を切換えるために前記転送手段へ結合されるスイッチング手段と、 アナログ信号が前記第２のサンプル／ホールド回路に記憶されている間に、前記 第１のサンプル／ホールド回路から前記アナログ入力信号を前記アレイヘ転送す るために前記列読出し／書込み回路へ結合される第２の転送手段と、 を備えるアナログ情報を記憶するためのメモリアレイ。
7. ７．請求項６記載のメモリアレイにおいて、前記不揮発性メモリセルは電気的に 消去可能かつプログラム可能な読出し専用メモリであるメモリアレイ。
8. ８．請求項６記載のメモリアレイにおいて、前記不揮発性メモリセルは消去可能 かつプログラム可能な読出し専用メモリであるメモリアレイ。
9. ９．請求項７記載のメモリアレイにおいて、前記列読出し／書込み回路は、前記 電気的に消去可能かつプログラム可能な読出し専用メモリセルを繰返えし充電す ることにより、電荷を知能的に調節し、したがつて、記憶すべき入力信号の電圧 に直接関連してメモリセルの導通度を調節するための手段を含むメモリアレイ。
10. １０．請求項９記載のメモリアレイにおいて、前記読出し回路は、前記セルに記 憶されている入力信号の電圧を示すものとして、メモリセルの導通度を測定する 手段を含むメモリアレイ。