JPH0445065Y2 - - Google Patents
Info
- Publication number
- JPH0445065Y2 JPH0445065Y2 JP1987138303U JP13830387U JPH0445065Y2 JP H0445065 Y2 JPH0445065 Y2 JP H0445065Y2 JP 1987138303 U JP1987138303 U JP 1987138303U JP 13830387 U JP13830387 U JP 13830387U JP H0445065 Y2 JPH0445065 Y2 JP H0445065Y2
- Authority
- JP
- Japan
- Prior art keywords
- standby
- detection circuit
- runaway detection
- time
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Power Sources (AREA)
- Debugging And Monitoring (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案はコンピユータシステムに関し、特に、
コンピユータシステムにおいてCPUの暴走検出
に利用されるウオツチドツクタイマに関するもの
である。
コンピユータシステムにおいてCPUの暴走検出
に利用されるウオツチドツクタイマに関するもの
である。
従来のコンピユータシステムを第２図に示す。
第２図において、１はCPU、、WDC、
RESET，VDD，VSSはCPU１の端子であり、端子
RS上の信号が「Ｌ」レベルの時CPU１は動作モ
ード、「Ｈ」レベルの時スタンバイモードとなり、
端子上の信号が「Ｌ」レベルの時CPU１
は初期化され、メモリ等はすべてクリアされる。
端子WDCは、CPU１が動作モードである時、一
定周期でウオツチドツクタイマをリセツトさせる
信号を出力する出力ポートであり、端子VDD，
VSSはCPU１の電源端子である。また、２は暴走
検出回路、３はスタンバイスイツチ、４はインバ
ータ、５は抵抗、６は直流電源である。
第２図において、１はCPU、、WDC、
RESET，VDD，VSSはCPU１の端子であり、端子
RS上の信号が「Ｌ」レベルの時CPU１は動作モ
ード、「Ｈ」レベルの時スタンバイモードとなり、
端子上の信号が「Ｌ」レベルの時CPU１
は初期化され、メモリ等はすべてクリアされる。
端子WDCは、CPU１が動作モードである時、一
定周期でウオツチドツクタイマをリセツトさせる
信号を出力する出力ポートであり、端子VDD，
VSSはCPU１の電源端子である。また、２は暴走
検出回路、３はスタンバイスイツチ、４はインバ
ータ、５は抵抗、６は直流電源である。
第３図は第２図のコンピユータシステムを構成
する暴走検出回路を詳細に示す回路図である。第
３図において、Ｑ１は演算増幅器、Ｑ２はトラン
ジスタ、Ｄ１〜Ｄ３はダイオード、Ｒ１〜Ｒ７は
抵抗、Ｃ１，Ｃ２はコンデンサ、Ｅ１は直流電源
である。なお、第３図に示す暴走検出回路は、例
えば日本電気株式会社の「集積回路技術資料
IEM−962、15頁〜17頁」にウオツチドツク回路
として記載されている。
する暴走検出回路を詳細に示す回路図である。第
３図において、Ｑ１は演算増幅器、Ｑ２はトラン
ジスタ、Ｄ１〜Ｄ３はダイオード、Ｒ１〜Ｒ７は
抵抗、Ｃ１，Ｃ２はコンデンサ、Ｅ１は直流電源
である。なお、第３図に示す暴走検出回路は、例
えば日本電気株式会社の「集積回路技術資料
IEM−962、15頁〜17頁」にウオツチドツク回路
として記載されている。
第２図のスタンバイスイツチ３による動作モー
ドとスタンバイモードのあるコンピユータシステ
ムにおいて、スタンバイモード時、メモリ上のデ
ータを保持し低消費電流化を得るため、CPUは
システムクロツクの発振を停止させる。これによ
り、プログラムの実行は停止状態となる。この時
暴走検出回路２は機能する必要がないので、第２
図に示すように、スタンバイスイツチ３にて電源
の供給がオフされる。
ドとスタンバイモードのあるコンピユータシステ
ムにおいて、スタンバイモード時、メモリ上のデ
ータを保持し低消費電流化を得るため、CPUは
システムクロツクの発振を停止させる。これによ
り、プログラムの実行は停止状態となる。この時
暴走検出回路２は機能する必要がないので、第２
図に示すように、スタンバイスイツチ３にて電源
の供給がオフされる。
上述した従来のコンピユータシステムにおいて
は、スタンバイスイツチ３をオンからオフとした
時、暴走検出回路２の出力レベルは、例えば能動
素子のバラツキにより不定である。このため、
CPUを必要のないのにリセツトしてしまう場合
があり、スタンバイモードで保持されていたデー
タが消去される可能性がある。
は、スタンバイスイツチ３をオンからオフとした
時、暴走検出回路２の出力レベルは、例えば能動
素子のバラツキにより不定である。このため、
CPUを必要のないのにリセツトしてしまう場合
があり、スタンバイモードで保持されていたデー
タが消去される可能性がある。
また、スタンバイスイツチ３のオンからオフへ
の切替えにより第３図の暴走検出回路はスタンバ
イモードから動作モードへ切り替わるが、この動
作モードになつてから最初のウオツチドツクタイ
マリセツトパルス（出力ポートWDCから出力さ
れるパルス）が出力されるまでには、CPU１の
初期設定等のためのある時間tpが必要であり、暴
走検出回路２のタイムオーバー時間tpverは、 tp≪tpver となるように回路定数が設定されている。従つ
て、スタンバイスイツチ３を時間tpより短い時間
でオン・オフさせた場合、CPU１からウオツチ
ドツクタイマリセツトパルスが出力されることは
なく、コンデンサＣ２が充電され、CPU１はリ
セツトされてしまうことになる。
の切替えにより第３図の暴走検出回路はスタンバ
イモードから動作モードへ切り替わるが、この動
作モードになつてから最初のウオツチドツクタイ
マリセツトパルス（出力ポートWDCから出力さ
れるパルス）が出力されるまでには、CPU１の
初期設定等のためのある時間tpが必要であり、暴
走検出回路２のタイムオーバー時間tpverは、 tp≪tpver となるように回路定数が設定されている。従つ
て、スタンバイスイツチ３を時間tpより短い時間
でオン・オフさせた場合、CPU１からウオツチ
ドツクタイマリセツトパルスが出力されることは
なく、コンデンサＣ２が充電され、CPU１はリ
セツトされてしまうことになる。
なお、第３図の暴走検出回路２は、時間計測部
であるコンデンサＣ２の両端電圧で時間を計測し
ており、CPU１はウオツチドツクタイマリセツ
トパルスを一定周期tsで出力する。tsとタイムオ
ーバ時間tpverの関係は、 tpver＞20ts となるように設定される。
であるコンデンサＣ２の両端電圧で時間を計測し
ており、CPU１はウオツチドツクタイマリセツ
トパルスを一定周期tsで出力する。tsとタイムオ
ーバ時間tpverの関係は、 tpver＞20ts となるように設定される。
上述したような問題点を解決するために本考案
は、CPUの動作モードとスタンバイモードとを
切り換えるためのスタンバイスイツチ３と、この
スタンバイスイツチをオフしてスタンバイモード
に切り換えたとき、ウオツチドツグ作用を行う暴
走検出回路２のタイムオーバ時間を計測する時間
計測部Ｃ２をリセツトする回路手段７，Ｑ２と、
スタンバイスイツチをスタンバイモードに切り換
えたときでも前記暴走検出回路に電源を供給する
回路とから構成したものである。
は、CPUの動作モードとスタンバイモードとを
切り換えるためのスタンバイスイツチ３と、この
スタンバイスイツチをオフしてスタンバイモード
に切り換えたとき、ウオツチドツグ作用を行う暴
走検出回路２のタイムオーバ時間を計測する時間
計測部Ｃ２をリセツトする回路手段７，Ｑ２と、
スタンバイスイツチをスタンバイモードに切り換
えたときでも前記暴走検出回路に電源を供給する
回路とから構成したものである。
CPUがスタンバイモードになつているとき、
暴走検出回路は通電しており、スタンバイスイツ
チの操作時にチヤタリングを起こしても、チヤタ
リングが生じたときにその都度時間計測部がリセ
ツトされるので、タイムオーバ時間の実質時間が
減少するようなことは起こらない。
暴走検出回路は通電しており、スタンバイスイツ
チの操作時にチヤタリングを起こしても、チヤタ
リングが生じたときにその都度時間計測部がリセ
ツトされるので、タイムオーバ時間の実質時間が
減少するようなことは起こらない。
第１図は本考案に係わるコンピユータシステム
の一実施例を示す回路図である。第１図におい
て、７はインバータ４の出力側の節点Ｐとトラン
ジスタＱ２のベースとの間に接続された抵抗であ
り、スタンバイスイツチ３とインバータ４と抵抗
５，７はモード設定手段を構成する。なお、第１
図において第２図、第３図と同一部分又は相当部
分には同一符号が付してある。
の一実施例を示す回路図である。第１図におい
て、７はインバータ４の出力側の節点Ｐとトラン
ジスタＱ２のベースとの間に接続された抵抗であ
り、スタンバイスイツチ３とインバータ４と抵抗
５，７はモード設定手段を構成する。なお、第１
図において第２図、第３図と同一部分又は相当部
分には同一符号が付してある。
このように、第１図のコンピユータシステムと
第２図のコンピユータシステムとの違いは、暴走
検出回路２の電源の取り方すなわち暴走検出回路
２がCPU１と同じように常時通電されているこ
と、およびインバータ４の出力側の節点Ｐとトラ
ンジスタＱ２のベースとの間に抵抗７が接続され
ていることである。
第２図のコンピユータシステムとの違いは、暴走
検出回路２の電源の取り方すなわち暴走検出回路
２がCPU１と同じように常時通電されているこ
と、およびインバータ４の出力側の節点Ｐとトラ
ンジスタＱ２のベースとの間に抵抗７が接続され
ていることである。
このように構成されたコンピユータシステムに
おいて、スタンバイスイツチ３をオフとすると、
節点Ｐのレベルは「Ｈ」となり、トランジスタＱ
２はオンとなり、時間計測部であるタイミングコ
ンデンサＣ２は両端が略0Vのリセツト状態とな
る。従つて、スタンバイスイツチ３がオフである
限り、暴走検出回路２は機能を停止する。
おいて、スタンバイスイツチ３をオフとすると、
節点Ｐのレベルは「Ｈ」となり、トランジスタＱ
２はオンとなり、時間計測部であるタイミングコ
ンデンサＣ２は両端が略0Vのリセツト状態とな
る。従つて、スタンバイスイツチ３がオフである
限り、暴走検出回路２は機能を停止する。
また、スタンバイスイツチ３をオンとすると、
節点Ｐのレベルは「Ｌ」となり、トランジスタＱ
２はオフとなる。つまり、トランジスタＱ２がオ
ンするのは、出力ポートWDCの出力信号である
ウオツチドツクタイマリセツトパルスが「Ｌ」か
ら「Ｈ」となつた時であり、この時コンデンサＣ
２は放電し、演算増幅器Ｑ１は「Ｈ」レベルを出
力し、暴走検出回路はウオツチドツクタイマとし
ての機能を開始する。また、演算増幅器Ｑ１の出
力レベル「Ｈ」である故、CPU１のリセツトは
非能動状態である。
節点Ｐのレベルは「Ｌ」となり、トランジスタＱ
２はオフとなる。つまり、トランジスタＱ２がオ
ンするのは、出力ポートWDCの出力信号である
ウオツチドツクタイマリセツトパルスが「Ｌ」か
ら「Ｈ」となつた時であり、この時コンデンサＣ
２は放電し、演算増幅器Ｑ１は「Ｈ」レベルを出
力し、暴走検出回路はウオツチドツクタイマとし
ての機能を開始する。また、演算増幅器Ｑ１の出
力レベル「Ｈ」である故、CPU１のリセツトは
非能動状態である。
なお、上記コンピユータシステムにおける消費
電流は、CPU１の動作モード時で3mA、CPU１
のスタンバイモード時で0.5mA、暴走検出回路の
動作モード時、スタンバイモード時で共に0.5mA
である。従つて、上記コンピユータシステムにお
けるスタンバイモード時の消費電流は1mAであ
り、これは従来例における消費電流0.5mAよりわ
ずか0.5mA多い値である。
電流は、CPU１の動作モード時で3mA、CPU１
のスタンバイモード時で0.5mA、暴走検出回路の
動作モード時、スタンバイモード時で共に0.5mA
である。従つて、上記コンピユータシステムにお
けるスタンバイモード時の消費電流は1mAであ
り、これは従来例における消費電流0.5mAよりわ
ずか0.5mA多い値である。
以上説明したように本考案は、スタンバイスイ
ツチの操作時にチヤタリングを起こしても、チヤ
タリングが生じたときにその都度時間計測部がリ
セツトされるので、タイムオーバ時間の実質時間
が減少するようなことが起こらないので、スタン
バイスイツチがオフである限り、またスタンバイ
スイツチをCPUの初期設定時間より短い時間で
オン・オフしても、CPUはリセツトされないと
いう効果がある。
ツチの操作時にチヤタリングを起こしても、チヤ
タリングが生じたときにその都度時間計測部がリ
セツトされるので、タイムオーバ時間の実質時間
が減少するようなことが起こらないので、スタン
バイスイツチがオフである限り、またスタンバイ
スイツチをCPUの初期設定時間より短い時間で
オン・オフしても、CPUはリセツトされないと
いう効果がある。
また、暴走検出回路をCPUと同様に常時通電
状態とすれば、暴走検出回路の出力が不定となる
こともないので、スタンバイスイツチのオン・オ
フ時の誤動作を防止できる効果がある。
状態とすれば、暴走検出回路の出力が不定となる
こともないので、スタンバイスイツチのオン・オ
フ時の誤動作を防止できる効果がある。
第１図は本考案に係わるコンピユータシステム
の一実施例を示す回路図、第２図は従来のコンピ
ユータシステムを示す回路図、第３図は第１図お
よび第２図のシステムを構成する暴走検出回路を
示す回路図である。 １……CPU、２……暴走検出回路、３……ス
タンバイスイツチ、４……インバータ、５，７，
Ｒ１〜Ｒ７……抵抗、６……直流電源、、
WDC、、VDD，VSS……端子、Ｑ１……
演算増幅器、Ｑ２……トランジスタ、Ｄ１〜Ｄ３
……ダイオード、Ｃ１，Ｃ２……コンデンサ、Ｅ
１……直流電源。
の一実施例を示す回路図、第２図は従来のコンピ
ユータシステムを示す回路図、第３図は第１図お
よび第２図のシステムを構成する暴走検出回路を
示す回路図である。 １……CPU、２……暴走検出回路、３……ス
タンバイスイツチ、４……インバータ、５，７，
Ｒ１〜Ｒ７……抵抗、６……直流電源、、
WDC、、VDD，VSS……端子、Ｑ１……
演算増幅器、Ｑ２……トランジスタ、Ｄ１〜Ｄ３
……ダイオード、Ｃ１，Ｃ２……コンデンサ、Ｅ
１……直流電源。
Claims (1)
- 【実用新案登録請求の範囲】 動作モードとスタンバイモードとを有する
CPUと、ウオツチドツグ回路として作用する暴
走検出回路とからなるコンピユータシステムにお
いて、 前記動作モードとスタンバイモードとを切り換
えるためのスタンバイスイツチと、 このスタンバイスイツチをスタンバイモードに
切り換えたとき、前記暴走検出回路のタイムオー
バ時間を計測する時間計測部をリセツトする回路
手段と、 前記スタンバイスイツチをスタンバイモードに
切り換えたときでも前記暴走検出回路に電源を供
給する回路と を備えたことを特徴とするコンピユータシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987138303U JPH0445065Y2 (ja) | 1987-09-11 | 1987-09-11 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987138303U JPH0445065Y2 (ja) | 1987-09-11 | 1987-09-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6443461U JPS6443461U (ja) | 1989-03-15 |
| JPH0445065Y2 true JPH0445065Y2 (ja) | 1992-10-23 |
Family
ID=31400517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987138303U Expired JPH0445065Y2 (ja) | 1987-09-11 | 1987-09-11 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0445065Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2571589Y2 (ja) * | 1992-03-24 | 1998-05-18 | 株式会社ミツバ | ウォッチドッグ検出制御回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5557956A (en) * | 1978-10-25 | 1980-04-30 | Nissan Motor Co Ltd | Malfunction prevention unit of microcomputer |
| JPS5836448U (ja) * | 1981-08-28 | 1983-03-09 | ソニー株式会社 | マイクロコンピユ−タのリセツト回路 |
-
1987
- 1987-09-11 JP JP1987138303U patent/JPH0445065Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6443461U (ja) | 1989-03-15 |
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