JPH0451511A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0451511A JPH0451511A JP2161004A JP16100490A JPH0451511A JP H0451511 A JPH0451511 A JP H0451511A JP 2161004 A JP2161004 A JP 2161004A JP 16100490 A JP16100490 A JP 16100490A JP H0451511 A JPH0451511 A JP H0451511A
- Authority
- JP
- Japan
- Prior art keywords
- photomask
- pattern
- functional
- integrated circuit
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W46/00—Marks applied to devices, e.g. for alignment or identification
- H10W46/101—Marks applied to devices, e.g. for alignment or identification characterised by the type of information, e.g. logos or symbols
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置の製造用フォトマスクに
関する。
関する。
本発明は、半導体集積回路装置の製造用フォトマスクに
おいて、機能セルを描画合成する際のずれを検出するパ
ターンを各機能セル毎に設けることによって、描画合成
する際のずれを検出する方法を備えフォトマスクでの機
能セルの描画合成する際のずれを許容範囲内に納めたも
のである。
おいて、機能セルを描画合成する際のずれを検出するパ
ターンを各機能セル毎に設けることによって、描画合成
する際のずれを検出する方法を備えフォトマスクでの機
能セルの描画合成する際のずれを許容範囲内に納めたも
のである。
第２図は従来の半導体集積回路装置の製造用フォトマス
クにおける概略図である。従来、機能セルを描画合成す
る際のずれを検出するパターンはフォトマスクにおける
ゲータ描画時の描画合成精度の検出用パターンもしくは
、機能セルのデータ領域の目視確認用パターンとして、
機能セルのデータ領域の４隅などに配置していた。描画
合成精度の判定としては、フォトマスクに描画前のデー
タにおける検出用パターンと、描画後のフォトマスクに
おける検出用パターンとの位置を測定し、ずれを許容範
囲内に納めていた。
クにおける概略図である。従来、機能セルを描画合成す
る際のずれを検出するパターンはフォトマスクにおける
ゲータ描画時の描画合成精度の検出用パターンもしくは
、機能セルのデータ領域の目視確認用パターンとして、
機能セルのデータ領域の４隅などに配置していた。描画
合成精度の判定としては、フォトマスクに描画前のデー
タにおける検出用パターンと、描画後のフォトマスクに
おける検出用パターンとの位置を測定し、ずれを許容範
囲内に納めていた。
第２図はフォトマスクに描画する機能セルが１つのデー
タの時の、フォトマスクの概略図である。
タの時の、フォトマスクの概略図である。
第２図において、２１はフォトマスクを構成している機
能セル、２５，２６，２７．２８は機能セル２１に配置
されたずれ検出用の、＜ターンである。ずれ検出用パタ
ーン２５．２６．２７．２８は、機能セル２１のデータ
領域を目視確認するためにも使用できる。この場合機能
セルを描画合成する際のずれは、許容範囲内で生じる以
外は、大きなずれが生じるという問題は少なかった。
能セル、２５，２６，２７．２８は機能セル２１に配置
されたずれ検出用の、＜ターンである。ずれ検出用パタ
ーン２５．２６．２７．２８は、機能セル２１のデータ
領域を目視確認するためにも使用できる。この場合機能
セルを描画合成する際のずれは、許容範囲内で生じる以
外は、大きなずれが生じるという問題は少なかった。
最近半導体業界では、より付加価値の高い製品を提供す
るために、半導体記憶回路（ＲＡＭ、ＲＯＭ、またはそ
れに似た機能を持つ回路）を内蔵したマイクロプロセッ
サ−などの大規模な回路の開発が著しい。これらマイク
ロプロセッサ−には、集積度の大きい記憶回路や、あら
ゆる演算処理を行う制御回路が多数含まれ、マイクロプ
ロセンサーを構成する回路素子数は、莫大なものとなる
しかし、描画装置の制約からこのような大規模な回路は
、１つの機能セルとしてフォトマスクに描画する前に合
成することができないため１．第１図の方法を用いるこ
とはできなかった。
るために、半導体記憶回路（ＲＡＭ、ＲＯＭ、またはそ
れに似た機能を持つ回路）を内蔵したマイクロプロセッ
サ−などの大規模な回路の開発が著しい。これらマイク
ロプロセッサ−には、集積度の大きい記憶回路や、あら
ゆる演算処理を行う制御回路が多数含まれ、マイクロプ
ロセンサーを構成する回路素子数は、莫大なものとなる
しかし、描画装置の制約からこのような大規模な回路は
、１つの機能セルとしてフォトマスクに描画する前に合
成することができないため１．第１図の方法を用いるこ
とはできなかった。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところはマスクを構成する全ての機能セル
に対して、描画合成する際に生じるずれを少なくした半
導体集積回路装置を提供するところにある。
の目的とするところはマスクを構成する全ての機能セル
に対して、描画合成する際に生じるずれを少なくした半
導体集積回路装置を提供するところにある。
Ｌ課題を解決するための手段〕
本発明の半導体集積回路装置は、フォトマスクに描画合
成される複数の機能セルを有し、各機能セル毎に複数の
機能セルを描画合成する際のずれを検出するためのパタ
ーンを設げたことを特徴とする。
成される複数の機能セルを有し、各機能セル毎に複数の
機能セルを描画合成する際のずれを検出するためのパタ
ーンを設げたことを特徴とする。
第１図は本発明の実施例における複数の機能セルを有し
、かつ全ての機能セルに描画合成する際のずれを検出す
るためのパターンを設けた、描画合成時のフォトマスク
の概略図である。
、かつ全ての機能セルに描画合成する際のずれを検出す
るためのパターンを設けた、描画合成時のフォトマスク
の概略図である。
従来の問題点を解決するため本発明のように、大規模な
回路を複数のブロックに分割し、各々のブロックを１つ
１つの機能セルとして割り当て、回路を構成している全
ての機能セル毎にずれを検出するパターンを設ける。こ
の場合、フォトマスクに描画するまでは回路全体として
のデータの合成は成されない。これら複数の機能セルを
ある１つのマスクについて描画合成して得られたフォト
マスクの概略図は、第１図のようになる。第１図におい
て、１ｐ２ｔ５＊４はフォトマスクを構成している各々
が１つの機能セル、 ５ ｔ ６ ＊ ７ ｍ Ｂ’、
９は機能セル１に配置されたずれ検出用のパターン、１
０．１１は機能セル２に配置されたずれ検出用のパター
ン、１２は機能セル６に配置されたずれ検出用のパター
ン、１６は１つの機能セル４に配置されたずれ検出用の
パターンである。ここで示しである機能セルは、回路全
体の規模によってい（つかに分割するので、いくつもの
機能セルが存在してもかまわない。また各々の機能セル
に含まれているずれを検出するパターンは、本実施例で
はＬ字形のパターンを用いているが、ずれを検出するの
に便利な形状であれば、いかなる）ぐターンでもかまわ
ない。また各々の機能セルに配置するずれ検出用のパタ
ーンの数は、最低１つ、必要に応じては１つ以上いれる
ことが可能であるまた各々の機能セルに配置するずれ検
出用のパターンの位置及びそのパターンの方向は、その
マスクを構成しているデザインルールを満足する範囲内
であればよい。なお、ずれ検出用のパターンは、半導体
製造に必要なフォトマスク全てに配置する必要はなく、
描画合成に高精度を要求されるフォトマスクに配置する
だけでもかまわない。
回路を複数のブロックに分割し、各々のブロックを１つ
１つの機能セルとして割り当て、回路を構成している全
ての機能セル毎にずれを検出するパターンを設ける。こ
の場合、フォトマスクに描画するまでは回路全体として
のデータの合成は成されない。これら複数の機能セルを
ある１つのマスクについて描画合成して得られたフォト
マスクの概略図は、第１図のようになる。第１図におい
て、１ｐ２ｔ５＊４はフォトマスクを構成している各々
が１つの機能セル、 ５ ｔ ６ ＊ ７ ｍ Ｂ’、
９は機能セル１に配置されたずれ検出用のパターン、１
０．１１は機能セル２に配置されたずれ検出用のパター
ン、１２は機能セル６に配置されたずれ検出用のパター
ン、１６は１つの機能セル４に配置されたずれ検出用の
パターンである。ここで示しである機能セルは、回路全
体の規模によってい（つかに分割するので、いくつもの
機能セルが存在してもかまわない。また各々の機能セル
に含まれているずれを検出するパターンは、本実施例で
はＬ字形のパターンを用いているが、ずれを検出するの
に便利な形状であれば、いかなる）ぐターンでもかまわ
ない。また各々の機能セルに配置するずれ検出用のパタ
ーンの数は、最低１つ、必要に応じては１つ以上いれる
ことが可能であるまた各々の機能セルに配置するずれ検
出用のパターンの位置及びそのパターンの方向は、その
マスクを構成しているデザインルールを満足する範囲内
であればよい。なお、ずれ検出用のパターンは、半導体
製造に必要なフォトマスク全てに配置する必要はなく、
描画合成に高精度を要求されるフォトマスクに配置する
だけでもかまわない。
以上述べたように発明によれば、回路全体の規模によっ
て分割した機能セル毎に、複数の機能セルを描画合成す
る際のずれを検出するための〆桑−ンを設けることによ
り、全ての機能セルのずれを許容範囲内に納められ、フ
ォトマスクの描画合成時におけるデータ挿入の精度を高
めることができるという効果を有する。そして、ずれを
検出するパターンの個数及び位置は、任意に決められろ
ので、より精度が重要となる回路付近に置（ことにより
、フォトマスク製造時の加工不良が、半導体製造時の不
良原因に含まれなくなり、歩留まりの向上が計れるとい
う効果を有する。また、・各機能セル毎に配置されたず
れを検出するパターンを用いることにより、その機能セ
ル毎のデータの有無を目視により確認することができる
という効果も有する。
て分割した機能セル毎に、複数の機能セルを描画合成す
る際のずれを検出するための〆桑−ンを設けることによ
り、全ての機能セルのずれを許容範囲内に納められ、フ
ォトマスクの描画合成時におけるデータ挿入の精度を高
めることができるという効果を有する。そして、ずれを
検出するパターンの個数及び位置は、任意に決められろ
ので、より精度が重要となる回路付近に置（ことにより
、フォトマスク製造時の加工不良が、半導体製造時の不
良原因に含まれなくなり、歩留まりの向上が計れるとい
う効果を有する。また、・各機能セル毎に配置されたず
れを検出するパターンを用いることにより、その機能セ
ル毎のデータの有無を目視により確認することができる
という効果も有する。
第１図は本発明の実施例を示すフォトマスク概略図。第
２図は従来の例を示すフォトマスク概略図。 １〜４−・−一・ずれ検出用のパターンが配置された機
能セル ５〜１３−・−ずれ検出用のパターン ２１−−−一機能セル ２５〜２８−ずれ検出用のパターン 第
２図は従来の例を示すフォトマスク概略図。 １〜４−・−一・ずれ検出用のパターンが配置された機
能セル ５〜１３−・−ずれ検出用のパターン ２１−−−一機能セル ２５〜２８−ずれ検出用のパターン 第
Claims (1)
- フォトマスクに描画合成される複数の機能セルを有し、
各機能セル毎に複数の機能セルを描画合成する際のずれ
を検出するためのパターンを設けたことを特徴とする半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2161004A JPH0451511A (ja) | 1990-06-19 | 1990-06-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2161004A JPH0451511A (ja) | 1990-06-19 | 1990-06-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0451511A true JPH0451511A (ja) | 1992-02-20 |
Family
ID=15726750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2161004A Pending JPH0451511A (ja) | 1990-06-19 | 1990-06-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0451511A (ja) |
-
1990
- 1990-06-19 JP JP2161004A patent/JPH0451511A/ja active Pending
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