JPH0452550B2 - - Google Patents
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- Publication number
- JPH0452550B2 JPH0452550B2 JP57156636A JP15663682A JPH0452550B2 JP H0452550 B2 JPH0452550 B2 JP H0452550B2 JP 57156636 A JP57156636 A JP 57156636A JP 15663682 A JP15663682 A JP 15663682A JP H0452550 B2 JPH0452550 B2 JP H0452550B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- output
- input
- discrimination
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
発明の対象
本発明はデータ弁別回路に関し、特にデータ弁
別窓幅の縮小を防止したデータ弁別回路に関す
る。
別窓幅の縮小を防止したデータ弁別回路に関す
る。
従来技術
一般に、高速の磁気デイスク装置等においては
読出しデータに同期したタイミング信号を作成す
るための位相同期回路が使用され、該同期回路で
は記録媒体の走行速度変動、電源電圧および温度
変動等に起因するデータ入力の周波数変動に対す
る周波数追従特性と、パターンピークシフト、ノ
イズ等に起因する瞬時的なタイミング変動に対す
るジツタ抑圧特性を備えている。
読出しデータに同期したタイミング信号を作成す
るための位相同期回路が使用され、該同期回路で
は記録媒体の走行速度変動、電源電圧および温度
変動等に起因するデータ入力の周波数変動に対す
る周波数追従特性と、パターンピークシフト、ノ
イズ等に起因する瞬時的なタイミング変動に対す
るジツタ抑圧特性を備えている。
第１図は衆知の位相同期回路のブロツク図であ
り、データ入力とVCO出力の２つの信号の位相
差を検出する位相比較器２０、該位相比較器２０
の出力を平滑して前記２つの信号差に比例した直
流出力を得る低域濾波器３０、該低域濾波器３０
からの直流出力によつて発振周波数が制御される
電圧制御発振器４０、該発振器４０のVCO出力
信号を基準にデータ弁別窓を発生し、データ入力
の入力タイミングによつてデータとデータ（ある
いはデータとクロツク）の弁別およびデータ出力
の同期化を行うデータ弁別回路５０、データ入力
が該弁別窓の中心になるようデータ入力のタイミ
ングを調整するデータタイミング補正回路６０か
ら構成されている。
り、データ入力とVCO出力の２つの信号の位相
差を検出する位相比較器２０、該位相比較器２０
の出力を平滑して前記２つの信号差に比例した直
流出力を得る低域濾波器３０、該低域濾波器３０
からの直流出力によつて発振周波数が制御される
電圧制御発振器４０、該発振器４０のVCO出力
信号を基準にデータ弁別窓を発生し、データ入力
の入力タイミングによつてデータとデータ（ある
いはデータとクロツク）の弁別およびデータ出力
の同期化を行うデータ弁別回路５０、データ入力
が該弁別窓の中心になるようデータ入力のタイミ
ングを調整するデータタイミング補正回路６０か
ら構成されている。
前記データ入力において、ビツト“１”と
“１”の間にビツト“０”が少なくとも１つ以上
ある符号の記録方式における従来のデータ弁別回
路５０の一例を第２図に、第２図の動作説明図を
第３図に示す。前述の如く構成された位相同期回
路より出力される、データ入力に対する周波数追
従特性を持つたVCO出力信号はデータ弁別回路
５０のフリツプフロツプ（以下「FF」という。）
１および１′で分周され、信号AB，CD，BCおよ
びDAを発生し、ナンド回路１６およびナンド回
路１７とオア回路８を通して、それぞれFF９お
よび１０のリセツト信号を発生する。また、信号
ABおよびCDはそれぞれFF９および１０の入力
信号、即ちデータ弁別窓幅TWとなる。データ入
力に前述の如き瞬時的なタイミング変動がない場
合は、データタイミング補正回路６０により第３
図のデータ入力のビツト“１”に示す如くデータ
入力が信号ABまたはCDのパルス幅、即ちデー
タ弁別窓TWの中心となるため、データ入力によ
りFF９または１０のうち１つのみがセツトされ
る。即ちデータ入力の入力タイミングによりFF
９または１０のいずれか一方に弁別してセツトさ
れる。FF９にデータ入力“１”がセツトされた
場合、信号ABが“０”になつた時に、ナンド回
路１２、オア回路１４を通してFF１５の入力信
号となり、同期化されたVCO出力信号によつて、
FF１５にセツトされ同期化されたデータ出力
“１”を得る。FF１０にデータ入力“１”がセツ
トされた場合、信号CDが“０”になつた時に、
ナンド回路１３、オア回路１４およびFF１５を
通して同期化されたデータ出力“１”を得る。第
３図においてVCO出力の周期Ｔは、データ入力
の周期と、データ入力の引込み範囲となるデータ
弁別窓幅TWと呼ばれる信号ABおよびCDのパル
ス幅に等しい。
“１”の間にビツト“０”が少なくとも１つ以上
ある符号の記録方式における従来のデータ弁別回
路５０の一例を第２図に、第２図の動作説明図を
第３図に示す。前述の如く構成された位相同期回
路より出力される、データ入力に対する周波数追
従特性を持つたVCO出力信号はデータ弁別回路
５０のフリツプフロツプ（以下「FF」という。）
１および１′で分周され、信号AB，CD，BCおよ
びDAを発生し、ナンド回路１６およびナンド回
路１７とオア回路８を通して、それぞれFF９お
よび１０のリセツト信号を発生する。また、信号
ABおよびCDはそれぞれFF９および１０の入力
信号、即ちデータ弁別窓幅TWとなる。データ入
力に前述の如き瞬時的なタイミング変動がない場
合は、データタイミング補正回路６０により第３
図のデータ入力のビツト“１”に示す如くデータ
入力が信号ABまたはCDのパルス幅、即ちデー
タ弁別窓TWの中心となるため、データ入力によ
りFF９または１０のうち１つのみがセツトされ
る。即ちデータ入力の入力タイミングによりFF
９または１０のいずれか一方に弁別してセツトさ
れる。FF９にデータ入力“１”がセツトされた
場合、信号ABが“０”になつた時に、ナンド回
路１２、オア回路１４を通してFF１５の入力信
号となり、同期化されたVCO出力信号によつて、
FF１５にセツトされ同期化されたデータ出力
“１”を得る。FF１０にデータ入力“１”がセツ
トされた場合、信号CDが“０”になつた時に、
ナンド回路１３、オア回路１４およびFF１５を
通して同期化されたデータ出力“１”を得る。第
３図においてVCO出力の周期Ｔは、データ入力
の周期と、データ入力の引込み範囲となるデータ
弁別窓幅TWと呼ばれる信号ABおよびCDのパル
ス幅に等しい。
しかしながら、上記データ弁別回路５０におい
て、データ入力に瞬時的な変動があり、データ入
力のビツト“１”がデータ弁別窓幅TWの範囲内
であつてもそのタイミングがずれた時には、FF
９および１０のリセツト信号、即ちナンド回路１
６およびナンド回路１７、オア回路８の伝播遅延
時間のため、データ弁別窓幅TWがそれぞれTW0
およびTW1に縮小され、位相マージンが低下する
という問題があつた。
て、データ入力に瞬時的な変動があり、データ入
力のビツト“１”がデータ弁別窓幅TWの範囲内
であつてもそのタイミングがずれた時には、FF
９および１０のリセツト信号、即ちナンド回路１
６およびナンド回路１７、オア回路８の伝播遅延
時間のため、データ弁別窓幅TWがそれぞれTW0
およびTW1に縮小され、位相マージンが低下する
という問題があつた。
発明の目的
本発明は上記事情に鑑みてなされたもので、そ
の目的とするところは、従来のデータ弁別回路に
おける上述の如き問題を解消し、データ弁別窓幅
の縮小および位相マージンの低下を防止したデー
タ弁別回路を提供することにある。
の目的とするところは、従来のデータ弁別回路に
おける上述の如き問題を解消し、データ弁別窓幅
の縮小および位相マージンの低下を防止したデー
タ弁別回路を提供することにある。
発明の総括的説明
本発明の上記目的は、データ入力と電圧制御発
振器の出力とを入力とし、データ入力の入力タイ
ミングによつてデータとデータあるいはデータと
クロツクに弁別するための窓を得る回路と、該窓
により弁別されたデータをセツトするデータセツ
ト回路と、および該データセツト回路にセツトさ
れたデータを電圧制御発振器の出力で同期化した
データ出力を得る回路を具備したデータ弁別回路
において、データ出力と電圧制御発振器の出力の
アンドをとるアンド回路を備え、このアンド回路
の出力によりデータセツト回路をリセツトするこ
とを特徴とするデータ弁別回路によつて達成され
る。
振器の出力とを入力とし、データ入力の入力タイ
ミングによつてデータとデータあるいはデータと
クロツクに弁別するための窓を得る回路と、該窓
により弁別されたデータをセツトするデータセツ
ト回路と、および該データセツト回路にセツトさ
れたデータを電圧制御発振器の出力で同期化した
データ出力を得る回路を具備したデータ弁別回路
において、データ出力と電圧制御発振器の出力の
アンドをとるアンド回路を備え、このアンド回路
の出力によりデータセツト回路をリセツトするこ
とを特徴とするデータ弁別回路によつて達成され
る。
発明の実施例
以下、本発明の実施例を図面に基づいて詳細に
説明する。
説明する。
第５図は本発明の一実施例であるデータ弁別回
路を示す図、第６図はその動作説明図である。本
実施例回路の特徴は、FF９および１０のリセツ
ト信号を、データ出力とVCO出力の“１”信号
とのアンド信号とした点にある。即ち第５図にお
いて、位相同期回路より出力されるデータ入力に
対する周波数追従特性を持つたVCO出力信号は
FF１で分周され、信号ABおよびCDを発生し、
これらはそれぞれFF９および１０の入力信号と
なる。データ入力に瞬時的なタイミング変動がな
い場合は、データタイミング補正回路６０によ
り、第６図のデータ入力のビツト“１”に示す如
くデータ入力が信号ABまたはCDのパルス幅即
ちデータ弁別窓幅TWの中心であるため、データ
入力によりFF９または１０のうち１つのみがセ
ツトされる。即ちデータ入力の入力タイミングに
よりFF９または１０のいずれか一方に弁別して
セツトされる。FF９にデータ入力“１”がセツ
トされた場合、信号ABが“０”になつた時に、
ナンド回路に、オア回路１４を通してFF１５の
入力信号となり、同期化されたVCO出力信号に
よつて、FF１５にセツトされ同期化されたデー
タ出力“１”を得る。FF１０にデータ入力“１”
がセツトされた場合、信号CDが“０”になつた
時に、ナンド回路１３、オア回路１４およびFF
１５を通して同期化されたデータ出力“１”を得
る。本実施例回路においては該データ出力と
VCO出力の“１”信号によりアンド回路１９お
よびアンド回路１９、オア回路８を通してそれぞ
れFF９および１０がリセツトされる如く構成さ
れているので、次のVCO出力によりFF９および
１０がリセツトされる。
路を示す図、第６図はその動作説明図である。本
実施例回路の特徴は、FF９および１０のリセツ
ト信号を、データ出力とVCO出力の“１”信号
とのアンド信号とした点にある。即ち第５図にお
いて、位相同期回路より出力されるデータ入力に
対する周波数追従特性を持つたVCO出力信号は
FF１で分周され、信号ABおよびCDを発生し、
これらはそれぞれFF９および１０の入力信号と
なる。データ入力に瞬時的なタイミング変動がな
い場合は、データタイミング補正回路６０によ
り、第６図のデータ入力のビツト“１”に示す如
くデータ入力が信号ABまたはCDのパルス幅即
ちデータ弁別窓幅TWの中心であるため、データ
入力によりFF９または１０のうち１つのみがセ
ツトされる。即ちデータ入力の入力タイミングに
よりFF９または１０のいずれか一方に弁別して
セツトされる。FF９にデータ入力“１”がセツ
トされた場合、信号ABが“０”になつた時に、
ナンド回路に、オア回路１４を通してFF１５の
入力信号となり、同期化されたVCO出力信号に
よつて、FF１５にセツトされ同期化されたデー
タ出力“１”を得る。FF１０にデータ入力“１”
がセツトされた場合、信号CDが“０”になつた
時に、ナンド回路１３、オア回路１４およびFF
１５を通して同期化されたデータ出力“１”を得
る。本実施例回路においては該データ出力と
VCO出力の“１”信号によりアンド回路１９お
よびアンド回路１９、オア回路８を通してそれぞ
れFF９および１０がリセツトされる如く構成さ
れているので、次のVCO出力によりFF９および
１０がリセツトされる。
また、第６図においてVCO出力の周期Ｔはデ
ータ入力の周期と、データ入力の引込み範囲とな
るデータ弁別窓幅TWと呼ばれる信号ABおよび
CDのパルス幅に等しく、ビツト“１”に続く次
のビツト“０”の信号ABのパルス幅（第６図の
矢印Ａ部参照）の中で前記リセツトが完了する。
従つて、データ入力の瞬時的な変動があり、前記
ビツト“０”の直後、即ちデータ引込み範囲であ
る信号CDのパルス幅の範囲内にビツト“１”が
あつても正常なデータ出力のビツト“１”が得ら
れることになる。
ータ入力の周期と、データ入力の引込み範囲とな
るデータ弁別窓幅TWと呼ばれる信号ABおよび
CDのパルス幅に等しく、ビツト“１”に続く次
のビツト“０”の信号ABのパルス幅（第６図の
矢印Ａ部参照）の中で前記リセツトが完了する。
従つて、データ入力の瞬時的な変動があり、前記
ビツト“０”の直後、即ちデータ引込み範囲であ
る信号CDのパルス幅の範囲内にビツト“１”が
あつても正常なデータ出力のビツト“１”が得ら
れることになる。
上記実施例ではビツト“１”と“１”の間にビ
ツト“０”が少なくとも１つ以上あり、データと
データに弁別する記録方式について説明を行なつ
たが、本発明はこれに限られるものではなく、
MFM記録方式等であつても第４図に示す如くデ
ータ周期Ｔに対して、データ入力のパルス幅を
Ｔ／２より小さくすれば有効となる。但し、
MFM記録方式の如くデータとクロツクとに弁別
する方式の場合には、クロツクをデータ出力とし
ないため第５図の回路からFF９とナンド回路１
２を除去し、データ出力をNRZi化する回路を付
加することが必要となる。
ツト“０”が少なくとも１つ以上あり、データと
データに弁別する記録方式について説明を行なつ
たが、本発明はこれに限られるものではなく、
MFM記録方式等であつても第４図に示す如くデ
ータ周期Ｔに対して、データ入力のパルス幅を
Ｔ／２より小さくすれば有効となる。但し、
MFM記録方式の如くデータとクロツクとに弁別
する方式の場合には、クロツクをデータ出力とし
ないため第５図の回路からFF９とナンド回路１
２を除去し、データ出力をNRZi化する回路を付
加することが必要となる。
発明の効果
以上述べた如く、本発明によれば、データ入力
と電圧制御発振器の出力とを入力とし、データ入
力の入力タイミングによつてデータとデータある
いはデータとクロツクに弁別するための窓を得る
回路と、該窓により弁別されたデータをセツトす
るデータセツト回路および該データセツト回路に
セツトされたデータを電圧制御発振器の出力で同
期化したデータ出力を得る回路を具備したデータ
弁別回路において、データ出力と電圧制御発振器
の出力のアンド条件により前記データセツト回路
をリセツトする如く構成したので、データ入力に
瞬時的な変動があつた場合にもデータ弁別窓幅の
縮小および位相マージンの低下を防止したデータ
弁別回路を実現できるという顕著な効果を奏する
ものである。
と電圧制御発振器の出力とを入力とし、データ入
力の入力タイミングによつてデータとデータある
いはデータとクロツクに弁別するための窓を得る
回路と、該窓により弁別されたデータをセツトす
るデータセツト回路および該データセツト回路に
セツトされたデータを電圧制御発振器の出力で同
期化したデータ出力を得る回路を具備したデータ
弁別回路において、データ出力と電圧制御発振器
の出力のアンド条件により前記データセツト回路
をリセツトする如く構成したので、データ入力に
瞬時的な変動があつた場合にもデータ弁別窓幅の
縮小および位相マージンの低下を防止したデータ
弁別回路を実現できるという顕著な効果を奏する
ものである。
第１図は位相同期回路のブロツク図、第２図は
従来のデータ弁別回路を示す図、第３図はその動
作説明図、第４図はMFM記録方式を説明する
図、第５図は本発明の一実施例であるデータ弁別
回路を示す図、第６図はその動作説明図である。 １，１′，９，１０，１５……FF、８，１４…
…オア回路、１２，１３，１６，１７……ナンド
回路、１８……インバータ、１９……アンド回
路、２０……位相比較器、３０……低域濾波器、
４０……電圧制御発振器、５０……データ弁別回
路、６０……タイミング補正回路。
従来のデータ弁別回路を示す図、第３図はその動
作説明図、第４図はMFM記録方式を説明する
図、第５図は本発明の一実施例であるデータ弁別
回路を示す図、第６図はその動作説明図である。 １，１′，９，１０，１５……FF、８，１４…
…オア回路、１２，１３，１６，１７……ナンド
回路、１８……インバータ、１９……アンド回
路、２０……位相比較器、３０……低域濾波器、
４０……電圧制御発振器、５０……データ弁別回
路、６０……タイミング補正回路。
Claims (1)
- １ データ入力と電圧制御発振器の出力を入力と
し、データ入力の入力タイミングによつてデータ
とデータあるいはデータとクロツクとを弁別する
ためのデータ弁別窓を得る回路と、該窓により弁
別されたデータをセツトするデータセツト回路
と、該データセツト回路にセツトされたデータを
該電圧制御発振器の出力で同期化してデータ出力
を得る出力回路を有するデータ弁別回路におい
て、該出力回路からのデータ出力と該電圧制御発
振器の出力のアンドをとる回路を備え、該アンド
回路の出力により前記データセツト回路をリセツ
トすることを特徴とするデータ弁別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15663682A JPS5948812A (ja) | 1982-09-10 | 1982-09-10 | デ−タ弁別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15663682A JPS5948812A (ja) | 1982-09-10 | 1982-09-10 | デ−タ弁別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5948812A JPS5948812A (ja) | 1984-03-21 |
| JPH0452550B2 true JPH0452550B2 (ja) | 1992-08-24 |
Family
ID=15631996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15663682A Granted JPS5948812A (ja) | 1982-09-10 | 1982-09-10 | デ−タ弁別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5948812A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5139546U (ja) * | 1974-09-18 | 1976-03-24 | ||
| JPS528812A (en) * | 1975-07-10 | 1977-01-24 | Hitachi Ltd | Read-out information valve separate circuit |
-
1982
- 1982-09-10 JP JP15663682A patent/JPS5948812A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5948812A (ja) | 1984-03-21 |
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