JPH0459700B2 - - Google Patents
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- JPH0459700B2 JPH0459700B2 JP15364382A JP15364382A JPH0459700B2 JP H0459700 B2 JPH0459700 B2 JP H0459700B2 JP 15364382 A JP15364382 A JP 15364382A JP 15364382 A JP15364382 A JP 15364382A JP H0459700 B2 JPH0459700 B2 JP H0459700B2
- Authority
- JP
- Japan
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- circuit
- output
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- discrimination
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Links
- 238000010586 diagram Methods 0.000 description 11
- 230000001360 synchronised effect Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【発明の詳細な説明】
発明の対象
本発明はデータ弁別回路に関し、特にデータ入
力に大きな瞬時的変動があつた場合にも、読出し
データ位相マージンが低くないようにしたデータ
弁別回路に関する。
力に大きな瞬時的変動があつた場合にも、読出し
データ位相マージンが低くないようにしたデータ
弁別回路に関する。
従来技術
一般に、高速の磁気デイスク装置等において
は、読出しデータに同期したタイミング信号を作
成するための位相同期回路が使用され、該同期回
路では記録媒体の走行速度変動、電源電圧および
温度変動等に起因するデータ入力の周波数変動に
対する周波波数追従特性と、パターンピークシフ
ト、ノイズ等に起因する瞬時的なタイミング変動
に対するジツタ抑圧特性を備えている。
は、読出しデータに同期したタイミング信号を作
成するための位相同期回路が使用され、該同期回
路では記録媒体の走行速度変動、電源電圧および
温度変動等に起因するデータ入力の周波数変動に
対する周波波数追従特性と、パターンピークシフ
ト、ノイズ等に起因する瞬時的なタイミング変動
に対するジツタ抑圧特性を備えている。
第１図は衆知の位相同期回路のブロツク図であ
り、データ入力とVC出力の２つの信号の位相
差を検出する位相比較器２０、該位相比較器２０
の出力を平滑して前記２つの信号差に比例した直
流出力を得る低域波器３０、該低域波器３０
からの直流出力によつて発振周波数が制御される
電圧制御発振器４０、該発振器４０のVC出力
信号を基準にデータ弁別窓を発生し、データ入力
の入力タイミングによつてデータとデータ（ある
いはデータとクロツク）の弁別およびデータ出力
の同期化を行うデータ弁別回路５０、データ入力
が該弁別窓の中心になるようデータ入力のタイミ
ングを調整するデータタイミング補正回路６０か
ら構成されている。
り、データ入力とVC出力の２つの信号の位相
差を検出する位相比較器２０、該位相比較器２０
の出力を平滑して前記２つの信号差に比例した直
流出力を得る低域波器３０、該低域波器３０
からの直流出力によつて発振周波数が制御される
電圧制御発振器４０、該発振器４０のVC出力
信号を基準にデータ弁別窓を発生し、データ入力
の入力タイミングによつてデータとデータ（ある
いはデータとクロツク）の弁別およびデータ出力
の同期化を行うデータ弁別回路５０、データ入力
が該弁別窓の中心になるようデータ入力のタイミ
ングを調整するデータタイミング補正回路６０か
ら構成されている。
前記データ入力において、ビツト“１”と
“１”の間にビツト“０”が少なくとも１つ以上
ある符号の記録方式における従来のデータ弁別回
路５０の一例を第２図に、第２図の動作説明図を
第３図に示す。前述の如く構成された位相同期回
路より出力される、データ入力に対する周波数追
従特性を持つたVC出力信号はデータ弁別回路
５０内のフリツプフロツプ（以下「FF」とい
う。）１および１′で分周され、信号AB、CD、
BCおよびDAを発生し、ナンド回路１６および
ナンド回路１７とオア回路８を通して、それぞれ
FF９および１０のリセツト信号を発生する。ま
た、信号ABおよびCDはそれぞれFF９および１
０の入力信号、即ちデータ弁別窓幅Twとなる。
データ入力に前述の如き瞬時的なタイミング変動
がない場合は、データタイミング補正回路６０に
より第３図イのデータ入力のビツト“１”に示す
如くデータ入力が信号ABまたはCDのパルス幅、
即ちデータ弁別窓TWの中心となるため、データ
入力によりFF９または１０のうち１つのみがセ
ツトされる。即ちデータ入力の入力タイミングに
よりFF９または１０のいずれか一方に弁別して
セツトされる。FF９にデータ入力“１”がセツ
トされた場合、信号ABが“０”になつた時に、
ナンド回路１２、オア回路１４を通してFF１５
の入力信号となり、同期化されたVC出力信号
によつて、FF１５にセツトされた同期化された
データ出力“１”を得る。FF１０にデータ入力
“１”がセツトされた場合、信号CDが“０”にな
つた時に、ナンド回路１３、オア回路１４および
FF１５を通して同期化されたデータ出力“１”
を得る。第３図においてVC出力の周期Ｔは、
データ入力の周期と、データ入力の引込み範囲と
なるデータ弁別窓幅Twと呼ばれる信号ABおよび
CDのパルス幅に等しい。
“１”の間にビツト“０”が少なくとも１つ以上
ある符号の記録方式における従来のデータ弁別回
路５０の一例を第２図に、第２図の動作説明図を
第３図に示す。前述の如く構成された位相同期回
路より出力される、データ入力に対する周波数追
従特性を持つたVC出力信号はデータ弁別回路
５０内のフリツプフロツプ（以下「FF」とい
う。）１および１′で分周され、信号AB、CD、
BCおよびDAを発生し、ナンド回路１６および
ナンド回路１７とオア回路８を通して、それぞれ
FF９および１０のリセツト信号を発生する。ま
た、信号ABおよびCDはそれぞれFF９および１
０の入力信号、即ちデータ弁別窓幅Twとなる。
データ入力に前述の如き瞬時的なタイミング変動
がない場合は、データタイミング補正回路６０に
より第３図イのデータ入力のビツト“１”に示す
如くデータ入力が信号ABまたはCDのパルス幅、
即ちデータ弁別窓TWの中心となるため、データ
入力によりFF９または１０のうち１つのみがセ
ツトされる。即ちデータ入力の入力タイミングに
よりFF９または１０のいずれか一方に弁別して
セツトされる。FF９にデータ入力“１”がセツ
トされた場合、信号ABが“０”になつた時に、
ナンド回路１２、オア回路１４を通してFF１５
の入力信号となり、同期化されたVC出力信号
によつて、FF１５にセツトされた同期化された
データ出力“１”を得る。FF１０にデータ入力
“１”がセツトされた場合、信号CDが“０”にな
つた時に、ナンド回路１３、オア回路１４および
FF１５を通して同期化されたデータ出力“１”
を得る。第３図においてVC出力の周期Ｔは、
データ入力の周期と、データ入力の引込み範囲と
なるデータ弁別窓幅Twと呼ばれる信号ABおよび
CDのパルス幅に等しい。
第３図ロは、データ入力に瞬時なタイミング変
動があつた場合を示すものである。データ入力の
１、２番目のビツト“１”の如き小さなタイミン
グ変動があつた場合は前記イの場合と同様正しい
データ出力が得られる。しかしながら、３番目の
ビツト“１”の如き大きなタイミング変動があり
信号ABとCDの切換時にデータ入力が入力され
た場合には、FF９および１０において該データ
入力のビツト“１”と信号ABまたはCD間のセ
ツトアツプ時間、あるいはホールド時間と呼ばれ
る回路自身の切換時間が十分でないため、FF９
および１０がセツトされなかつたり、２つが同時
にセツトされる可能性があり、誤つたデータ出力
となるという不具合があつた。即ちデータ弁別窓
幅Twに対して小さなタイミングの瞬時的な変動
のビツト“１”に対しては、データとデータ
（MFM記録方式ではデータとクロツク）に弁別
し、VC出力信号に同期したデータ出力を得る
が、前記変動が非常に大きく、かつ、データ弁別
回路の回路素子の性能により決定される前記回路
自身の切換時間内にデータ入力のビツト“１”が
入力された場合、前述の如き不具合が発生し、こ
れにより読出しデータの位相マージンが低下する
という問題があつた。
動があつた場合を示すものである。データ入力の
１、２番目のビツト“１”の如き小さなタイミン
グ変動があつた場合は前記イの場合と同様正しい
データ出力が得られる。しかしながら、３番目の
ビツト“１”の如き大きなタイミング変動があり
信号ABとCDの切換時にデータ入力が入力され
た場合には、FF９および１０において該データ
入力のビツト“１”と信号ABまたはCD間のセ
ツトアツプ時間、あるいはホールド時間と呼ばれ
る回路自身の切換時間が十分でないため、FF９
および１０がセツトされなかつたり、２つが同時
にセツトされる可能性があり、誤つたデータ出力
となるという不具合があつた。即ちデータ弁別窓
幅Twに対して小さなタイミングの瞬時的な変動
のビツト“１”に対しては、データとデータ
（MFM記録方式ではデータとクロツク）に弁別
し、VC出力信号に同期したデータ出力を得る
が、前記変動が非常に大きく、かつ、データ弁別
回路の回路素子の性能により決定される前記回路
自身の切換時間内にデータ入力のビツト“１”が
入力された場合、前述の如き不具合が発生し、こ
れにより読出しデータの位相マージンが低下する
という問題があつた。
発明の目的
本発明は上記事情に鑑みてなされたもので、そ
の目的とするところは、従来のデータ弁別回路に
おける上述の如き問題を解消し、データ入力に大
きな瞬時的変動があつた場合にも、読出しデータ
の位相マージンが低下するのを防止したデータ弁
別回路を提供することにある。
の目的とするところは、従来のデータ弁別回路に
おける上述の如き問題を解消し、データ入力に大
きな瞬時的変動があつた場合にも、読出しデータ
の位相マージンが低下するのを防止したデータ弁
別回路を提供することにある。
発明の総括的説明
上記目的を達成するため、本発明のデータ弁別
回路は、データ入力と位相同期回路の出力（第５
図のVCO出力）を入力とし、データ入力の入力
タイミングによつてデータとデータあるいはデー
タとクロツクに弁別するための窓を得る回路（第
５図の１）と、窓により弁別されたデータをセツ
トするデータセツト回路（第５図の９，１０）お
よびデータセツト回路にセツトされたデータを位
相同期回路の出力（第５図のVCO出力）で同期
化したデータ出力を得るデータ出力判別回路（第
５図の１１）を具備したデータ弁別回路におい
て、２つの窓をその一部分が互いに重複する如く
拡張するデータ弁別窓拡張回路（第５図の２，
３）と、上記データ出力判別回路（第５図の１
１）のデータ出力により上記データセツト回路
（第５図の９，１０）をリセツトする手段（第５
図の１５，８と９，１０のＲ端子との間の信号
線）とを具備することに特徴がある。
回路は、データ入力と位相同期回路の出力（第５
図のVCO出力）を入力とし、データ入力の入力
タイミングによつてデータとデータあるいはデー
タとクロツクに弁別するための窓を得る回路（第
５図の１）と、窓により弁別されたデータをセツ
トするデータセツト回路（第５図の９，１０）お
よびデータセツト回路にセツトされたデータを位
相同期回路の出力（第５図のVCO出力）で同期
化したデータ出力を得るデータ出力判別回路（第
５図の１１）を具備したデータ弁別回路におい
て、２つの窓をその一部分が互いに重複する如く
拡張するデータ弁別窓拡張回路（第５図の２，
３）と、上記データ出力判別回路（第５図の１
１）のデータ出力により上記データセツト回路
（第５図の９，１０）をリセツトする手段（第５
図の１５，８と９，１０のＲ端子との間の信号
線）とを具備することに特徴がある。
発明の実施例
以下、本発明の実施例を図面に基づいて詳細に
説明する。
説明する。
第５図は本発明の一実施例であるデータ弁別回
路を示す図、第６図はその動作説明図である。本
実施例回路の特徴は、遅延回路とオア回路とから
成るデータ弁別窓拡張回路２，３を設けたこと、
およびデータ出力判別回路１１を設けたことにあ
る。即ち、第５図において、位相同期回路より出
力されるデータ入力に対する周波数追従特性を持
つたVC出力はFF１で分周され、信号ABおよ
びCDを発生する。これらの信号は遅延回路４お
よび５、オア回路６および７から成る弁別窓拡張
回路２および３を通して、拡張されたデータ弁別
窓幅TW＋△Twの信号D0WおよびD1Wを発生し、
それぞれFF９および１０の入力信号となる。遅
延回路４および５の遅延時間の値は、FF９およ
び１０の性能によつて決定される前記切換時間△
Tw、もしくはこれより少し大きな値に予め設定
される。
路を示す図、第６図はその動作説明図である。本
実施例回路の特徴は、遅延回路とオア回路とから
成るデータ弁別窓拡張回路２，３を設けたこと、
およびデータ出力判別回路１１を設けたことにあ
る。即ち、第５図において、位相同期回路より出
力されるデータ入力に対する周波数追従特性を持
つたVC出力はFF１で分周され、信号ABおよ
びCDを発生する。これらの信号は遅延回路４お
よび５、オア回路６および７から成る弁別窓拡張
回路２および３を通して、拡張されたデータ弁別
窓幅TW＋△Twの信号D0WおよびD1Wを発生し、
それぞれFF９および１０の入力信号となる。遅
延回路４および５の遅延時間の値は、FF９およ
び１０の性能によつて決定される前記切換時間△
Tw、もしくはこれより少し大きな値に予め設定
される。
第６図イに示す如くデータ入力に瞬時的なタイ
ミング変動がない場合は、タイミング補正回路６
０によりデータ入力が信号D0WまたはD1Wのパ
ルス幅の中心になるように予め設定してあるた
め、データ入力によりFF９または１０のうち一
方のみがセツトされる。即ちデータ入力自身のセ
ツトタイミングにより、FF９またはFF１０側の
一方に弁別される。信号D0Wがオンの場合はデ
ータ入力によりFF９がセツトされ、信号ABが
“０”になつた時、データ出力判別回路１１のナ
ンド回路１２、オア回路１４を通してFF１５の
入力信号となり、VC出力信号により、FF１５
にセツトされデータ出力を得る。信号D1Wがオ
ンの場合はデータ入力によりFF１０がセツトさ
れ、信号CDが“０”になつた時、ナンド回路１
３、オア回路１４およびFF１５を通してデータ
出力を得る。
ミング変動がない場合は、タイミング補正回路６
０によりデータ入力が信号D0WまたはD1Wのパ
ルス幅の中心になるように予め設定してあるた
め、データ入力によりFF９または１０のうち一
方のみがセツトされる。即ちデータ入力自身のセ
ツトタイミングにより、FF９またはFF１０側の
一方に弁別される。信号D0Wがオンの場合はデ
ータ入力によりFF９がセツトされ、信号ABが
“０”になつた時、データ出力判別回路１１のナ
ンド回路１２、オア回路１４を通してFF１５の
入力信号となり、VC出力信号により、FF１５
にセツトされデータ出力を得る。信号D1Wがオ
ンの場合はデータ入力によりFF１０がセツトさ
れ、信号CDが“０”になつた時、ナンド回路１
３、オア回路１４およびFF１５を通してデータ
出力を得る。
第６図ロはデータ入力に瞬時的なタイミング変
動があつた場合を示すものである。該変動がデー
タ入力の１、２番目のビツト“１”の如き小さな
変動の場合は第６図イに示したと同様にFF９ま
たは１０に正しく弁別される。また、データ入力
力の３番目のビツト“１”は前記変動が非常に大
きな場合を示しており、信号D0WとD1Wとがと
もに“１”の時のデータ入力があるため、FF９
と１０の２つが同時にセツトされるが、データ判
別回路１１により正常なデータ出力を得る。即ち
信号ABが“０”の場合はナンド回路１２、オア
回路１４を通し、一方信号CDが“０”の場合は
ナンド回路１３、オア回路１４を通してFF１５
に入力され、VC出力信号によりデータ出力を
得る。その後該データ出力によりFF９が、また、
オア回路８を通してFF１０がリセツトされる。
第６図においてデータ入力の周期、VC出力の
周期Ｔならびに信号ABおよびCDのパルス幅Tw
はそれぞれ等しく、拡張されたデータ弁別窓幅は
信号D0WおよびD1Wのパルス幅TW＋△Twとな
る。
動があつた場合を示すものである。該変動がデー
タ入力の１、２番目のビツト“１”の如き小さな
変動の場合は第６図イに示したと同様にFF９ま
たは１０に正しく弁別される。また、データ入力
力の３番目のビツト“１”は前記変動が非常に大
きな場合を示しており、信号D0WとD1Wとがと
もに“１”の時のデータ入力があるため、FF９
と１０の２つが同時にセツトされるが、データ判
別回路１１により正常なデータ出力を得る。即ち
信号ABが“０”の場合はナンド回路１２、オア
回路１４を通し、一方信号CDが“０”の場合は
ナンド回路１３、オア回路１４を通してFF１５
に入力され、VC出力信号によりデータ出力を
得る。その後該データ出力によりFF９が、また、
オア回路８を通してFF１０がリセツトされる。
第６図においてデータ入力の周期、VC出力の
周期Ｔならびに信号ABおよびCDのパルス幅Tw
はそれぞれ等しく、拡張されたデータ弁別窓幅は
信号D0WおよびD1Wのパルス幅TW＋△Twとな
る。
上記実施例においては、データ弁別回路のFF
にＤタイプFFを用いたが、本発明はこれに限ら
れるものではなく、RSタイプ等の他のFFを用い
た場合にも有効であることは言うまでもない。
にＤタイプFFを用いたが、本発明はこれに限ら
れるものではなく、RSタイプ等の他のFFを用い
た場合にも有効であることは言うまでもない。
また、上記実施例では、データ入力のビツト
“１”と“１”との間にビツト“０”が少なくと
も１つ以上ある、いわゆる２−７記録方式を例に
とつて説明を行つたが、本発明は、MFM記録方
式等であつても第４図に示す如くデータ周期Ｔに
対して、データ入力のパルス幅をＴ／２より小さ
くすれば有効となる。この場合、データ弁別窓幅
Tw＝0.5Tとなる。また、FF９側をデータ、FF
１０側をクロツクとすれば、FF１０の出力をデ
ータ出力として扱わないようにするための回路を
追加する必要がある。更に、M2FM記録方式に
おいては、第５図に示した実施例回路のデータ弁
別窓拡張回路２，３内の遅延回路４，５の遅延時
間を非対称、例えば遅延回路４の遅延時間を大き
く、遅延回路５の遅延時間を小さくすることによ
り有効となり、この場合、データ弁別窓幅Tw＝
0.6Tとすることが可能である。
“１”と“１”との間にビツト“０”が少なくと
も１つ以上ある、いわゆる２−７記録方式を例に
とつて説明を行つたが、本発明は、MFM記録方
式等であつても第４図に示す如くデータ周期Ｔに
対して、データ入力のパルス幅をＴ／２より小さ
くすれば有効となる。この場合、データ弁別窓幅
Tw＝0.5Tとなる。また、FF９側をデータ、FF
１０側をクロツクとすれば、FF１０の出力をデ
ータ出力として扱わないようにするための回路を
追加する必要がある。更に、M2FM記録方式に
おいては、第５図に示した実施例回路のデータ弁
別窓拡張回路２，３内の遅延回路４，５の遅延時
間を非対称、例えば遅延回路４の遅延時間を大き
く、遅延回路５の遅延時間を小さくすることによ
り有効となり、この場合、データ弁別窓幅Tw＝
0.6Tとすることが可能である。
発明の効果
以上述べた如く、本発明によれば、データ入力
と位相同期回路の出力を入力とし、データ入力の
入力タイミングによつてデータとデータあるいは
データとクロツクに弁別するための窓を得る回路
と、該窓により弁別されたデータをセツトするデ
ータセツト回路および該データセツト回路にセツ
トされたデータを位相同期回路の出力で同期化し
たデータ出力を得る回路を具備したデータ弁別回
路において、２つの前記窓をその一部分が互いに
重複する如く拡張するとともに、１つのデータ入
力が２つのデータ弁別回路の両方にセツトされた
場合にその一方のみを選択する如く構成したの
で、データ入力に大きな瞬時的変動があつた場合
にも、読出しデータの位相マージンの低下を防止
したデータ弁別回路を実現できるという顕著な効
果を奏するものである。
と位相同期回路の出力を入力とし、データ入力の
入力タイミングによつてデータとデータあるいは
データとクロツクに弁別するための窓を得る回路
と、該窓により弁別されたデータをセツトするデ
ータセツト回路および該データセツト回路にセツ
トされたデータを位相同期回路の出力で同期化し
たデータ出力を得る回路を具備したデータ弁別回
路において、２つの前記窓をその一部分が互いに
重複する如く拡張するとともに、１つのデータ入
力が２つのデータ弁別回路の両方にセツトされた
場合にその一方のみを選択する如く構成したの
で、データ入力に大きな瞬時的変動があつた場合
にも、読出しデータの位相マージンの低下を防止
したデータ弁別回路を実現できるという顕著な効
果を奏するものである。
第１図は位相同期回路のブロツク図、第２図は
従来のデータ弁別回路を示す図、第３図はその動
作説明図、第４図はMFM記録方式を説明する
図、第５図は本発明の一実施例であるデータ弁別
回路を示す図、第６図はその動作説明図である。 １，９，１０，１５：FF、２，３：データ弁
別窓拡張回路、４，５：遅延回路、６，７，８，
１４：オア回路、１１：データ出力判別回路、１
２，１３：ナンド回路、２０：位相比較器、３
０：低域波器、４０：電圧制御発振器、５０：
データ弁別回路、６０：タイミング補正回路。
従来のデータ弁別回路を示す図、第３図はその動
作説明図、第４図はMFM記録方式を説明する
図、第５図は本発明の一実施例であるデータ弁別
回路を示す図、第６図はその動作説明図である。 １，９，１０，１５：FF、２，３：データ弁
別窓拡張回路、４，５：遅延回路、６，７，８，
１４：オア回路、１１：データ出力判別回路、１
２，１３：ナンド回路、２０：位相比較器、３
０：低域波器、４０：電圧制御発振器、５０：
データ弁別回路、６０：タイミング補正回路。
Claims (1)
- １ データ入力と位相同期回路の出力を入力と
し、データ入力の入力タイミングによつてデータ
とデータあるいはデータとクロツクに弁別するた
めの窓を得る回路と、該窓により弁別されたデー
タをセツトするデータセツト回路と、該データセ
ツト回路にセツトされたデータを位相同期回路の
出力で同期化したデータ出力を得るデータ出力判
別回路とを具備したデータ弁別回路において、２
つの前記窓をその一部分が互いに重複する如く拡
張するデータ弁別窓拡張回路と、前記データ出力
判別回路のデータ出力により前記データセツト回
路をリセツトする手段とを具備し、該データセツ
ト回路は拡張された窓により弁別されたデータを
セツトし、該データ出力判別回路は、拡張される
前の窓により該データセツト回路にセツトされた
データを判別することを特徴とするデータ弁別回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15364382A JPS5942621A (ja) | 1982-09-03 | 1982-09-03 | デ−タ弁別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15364382A JPS5942621A (ja) | 1982-09-03 | 1982-09-03 | デ−タ弁別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5942621A JPS5942621A (ja) | 1984-03-09 |
| JPH0459700B2 true JPH0459700B2 (ja) | 1992-09-24 |
Family
ID=15567003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15364382A Granted JPS5942621A (ja) | 1982-09-03 | 1982-09-03 | デ−タ弁別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5942621A (ja) |
-
1982
- 1982-09-03 JP JP15364382A patent/JPS5942621A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5942621A (ja) | 1984-03-09 |
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