JPS6063703A - デ−タ弁別回路 - Google Patents
デ−タ弁別回路Info
- Publication number
- JPS6063703A JPS6063703A JP17112683A JP17112683A JPS6063703A JP S6063703 A JPS6063703 A JP S6063703A JP 17112683 A JP17112683 A JP 17112683A JP 17112683 A JP17112683 A JP 17112683A JP S6063703 A JPS6063703 A JP S6063703A
- Authority
- JP
- Japan
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- data
- circuit
- input
- output
- discrimination
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Digital Magnetic Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ弁別回路に関し、特にデータ入力に大き
な一瞬時的変動が有った場合にも、読出データの位相マ
ージンが低下しないようにしたデータ弁別回路に関する
。
な一瞬時的変動が有った場合にも、読出データの位相マ
ージンが低下しないようにしたデータ弁別回路に関する
。
一般に、高速の磁気ディスク装置等においては、読出し
データに同期したタイミング信号を作成するための位相
同期回路が使用され、該同期回路では、記録媒体の走行
速度変動、電源電圧および温度変動等に起因するデータ
入力の周波数変動に対する周波数追従特性と、パターン
ピークシフト、ノイズ等に起因する瞬時的なタイミング
変動に対するジッタ抑圧特性を備えている。
データに同期したタイミング信号を作成するための位相
同期回路が使用され、該同期回路では、記録媒体の走行
速度変動、電源電圧および温度変動等に起因するデータ
入力の周波数変動に対する周波数追従特性と、パターン
ピークシフト、ノイズ等に起因する瞬時的なタイミング
変動に対するジッタ抑圧特性を備えている。
第１図は周知の位相同期回路のブ四ツク図であり、デー
タ入力と■ＣＯ出力の２つの信号の位相差を検出する位
相比較器２０．該位相比較器２゜の出力を平滑して前記
２つの信号差に比例した直流出力を得る低域濾波器３０
．該低域瀘波器３゜からの直流出力によって発振周波数
が制御される電圧制御発振器４０．該発振器４０のＶＣ
Ｏ出力信号を基準にデータ弁別窓を発生し、データ入力
の入力タイミングによってデータとデータ （あるいは
データとクロック）の弁別およびデータ出力の同期化を
行うデータ弁別回路５０、データ入力が該弁別窓の中心
になるようデータ入力のタイミングを調整するデータタ
イミング補正回路６０がら構成されている。前記データ
入力において、ビット″ｌ ＩＩとｆｉｌｌ＋の間にビ
ット″Ｏ”が少なくとも１゛つ以上ある符号の記録方式
における従来のデータ弁別回路５０の一例を第２図に、
第２図の動作説明図を第３図に示す。前述の如く構成さ
れた位相同期回路より出力されるデータ入力に対する周
波数追従特性を持ったＶＣＯ出力信号は、データ弁別回
路５０内のフリップフロップ（以下ｒＦＦ十という。）
ｌおよび１′で分周され、信号ＡＢ、Ｃ’Ｄ、ＢＣおよ
びＤＡを発生し、信号ＡＢおよび０）Ｄは遅延回路牛お
よび５、オア回路６および７からなる弁別窓拡張回路２
および３を通して、拡張されたデータ弁別窓を幅Ｔ、＋
△Ｔｖの信号ＤＯＷおよびＤＩＷを発生し、それぞれＦ
Ｆｇおよび１００入力信号となる。遅延回路牛および５
の遅延時間の値は、ＦＦ９および１０において該デー次
入力のビット”１″と信号ＡＢまたはＣＤ間のセットア
ツプ時間、あるいはホールド時間と呼ばれる回路自身の
切換時間△Ｔ１、もしくはこれより少し大きな値に予め
設定される。即ち、ＦＦ９およ。
タ入力と■ＣＯ出力の２つの信号の位相差を検出する位
相比較器２０．該位相比較器２゜の出力を平滑して前記
２つの信号差に比例した直流出力を得る低域濾波器３０
．該低域瀘波器３゜からの直流出力によって発振周波数
が制御される電圧制御発振器４０．該発振器４０のＶＣ
Ｏ出力信号を基準にデータ弁別窓を発生し、データ入力
の入力タイミングによってデータとデータ （あるいは
データとクロック）の弁別およびデータ出力の同期化を
行うデータ弁別回路５０、データ入力が該弁別窓の中心
になるようデータ入力のタイミングを調整するデータタ
イミング補正回路６０がら構成されている。前記データ
入力において、ビット″ｌ ＩＩとｆｉｌｌ＋の間にビ
ット″Ｏ”が少なくとも１゛つ以上ある符号の記録方式
における従来のデータ弁別回路５０の一例を第２図に、
第２図の動作説明図を第３図に示す。前述の如く構成さ
れた位相同期回路より出力されるデータ入力に対する周
波数追従特性を持ったＶＣＯ出力信号は、データ弁別回
路５０内のフリップフロップ（以下ｒＦＦ十という。）
ｌおよび１′で分周され、信号ＡＢ、Ｃ’Ｄ、ＢＣおよ
びＤＡを発生し、信号ＡＢおよび０）Ｄは遅延回路牛お
よび５、オア回路６および７からなる弁別窓拡張回路２
および３を通して、拡張されたデータ弁別窓を幅Ｔ、＋
△Ｔｖの信号ＤＯＷおよびＤＩＷを発生し、それぞれＦ
Ｆｇおよび１００入力信号となる。遅延回路牛および５
の遅延時間の値は、ＦＦ９および１０において該デー次
入力のビット”１″と信号ＡＢまたはＣＤ間のセットア
ツプ時間、あるいはホールド時間と呼ばれる回路自身の
切換時間△Ｔ１、もしくはこれより少し大きな値に予め
設定される。即ち、ＦＦ９およ。
び１０の入力信号、データ弁別窓幅Ｔ、＋△ＴＷとなる
。データ入力に前述の如き瞬時的なタイミング変動が無
い場合は、第３図（イ）に示すように、データタイミン
グ補正回路６０によりＦＦ９または１０のうち１つのみ
がセットされる。即ち、データ入力の入力タイミングに
よりＦＦＱまたは１０のいずねか一方に弁別してセット
される。ＦＦ９にデータ入力″１′”がセットされた場
合、信号ＡＢが°Ｏ″になった時に、ナンド回路１−２
．オア回路１４を通して、ＦＦ１５にセットされ同期化
されたｖＣＯ出力信号によって、ＦＦ１５にセットされ
同期化されたデータ出力”１ ｕを得る。ＦＦｌ０にデ
ータ入力”１”がセットされた場合、信号ＣＤがｎ Ｏ
″になった時に、ナンド回路１３．オア回路１４および
ＦＦ１５を通して、同期化されたデπり出力”１”を得
る。第３図←）はデータ入力に瞬時的なタイミング変動
が有った場合を示すものである。データ入力の１，２番
目のビット″１”の如き小さなタイミング変動が有った
場合は前記＆）の場合と同様圧しいデータ出力が得られ
る。しかじな。
。データ入力に前述の如き瞬時的なタイミング変動が無
い場合は、第３図（イ）に示すように、データタイミン
グ補正回路６０によりＦＦ９または１０のうち１つのみ
がセットされる。即ち、データ入力の入力タイミングに
よりＦＦＱまたは１０のいずねか一方に弁別してセット
される。ＦＦ９にデータ入力″１′”がセットされた場
合、信号ＡＢが°Ｏ″になった時に、ナンド回路１−２
．オア回路１４を通して、ＦＦ１５にセットされ同期化
されたｖＣＯ出力信号によって、ＦＦ１５にセットされ
同期化されたデータ出力”１ ｕを得る。ＦＦｌ０にデ
ータ入力”１”がセットされた場合、信号ＣＤがｎ Ｏ
″になった時に、ナンド回路１３．オア回路１４および
ＦＦ１５を通して、同期化されたデπり出力”１”を得
る。第３図←）はデータ入力に瞬時的なタイミング変動
が有った場合を示すものである。データ入力の１，２番
目のビット″１”の如き小さなタイミング変動が有った
場合は前記＆）の場合と同様圧しいデータ出力が得られ
る。しかじな。
がら３番目のピッド１”の如き大きなタイミング変動が
有り、信号ＤＯＷ、あるいはＤＩＷの１７１からＯ′″
への切換時にデータ入力が入力された場合には、ＦＦ９
および１０において該データ入力のビット″１１１と信
号ＤＯＷまたはＤＩＷ間のセットアツプ時間、あるいは
ホールド時間と呼ばれる回路自身の切換時間が十分でな
いため、ＦＦ９または１０がセットされない可能性が有
り、課ったデータ出力となるという不具合が有った。即
ち、・データ弁別窓幅Ｔ、＋△ＴＷに対１して小さなタ
イミ・ングの瞬時的な変動のビット″１″に対しては、
デ、−夕とデータ（ＭＦＭ記録方式ではデータとり四ツ
ク）に弁別し、■ＣＯ出力信号に同期したデータ出力を
得るが、前記変動が非常に大きく、がっ、データ弁別回
路の回路素子の性能により決定される前記回路自身の切
換時間内にデータ入力のビット″１”が入力された場合
、前述の如き不具合が発生し、これにより読出しデータ
の位相マージンが低下するという問題が有った。
有り、信号ＤＯＷ、あるいはＤＩＷの１７１からＯ′″
への切換時にデータ入力が入力された場合には、ＦＦ９
および１０において該データ入力のビット″１１１と信
号ＤＯＷまたはＤＩＷ間のセットアツプ時間、あるいは
ホールド時間と呼ばれる回路自身の切換時間が十分でな
いため、ＦＦ９または１０がセットされない可能性が有
り、課ったデータ出力となるという不具合が有った。即
ち、・データ弁別窓幅Ｔ、＋△ＴＷに対１して小さなタ
イミ・ングの瞬時的な変動のビット″１″に対しては、
デ、−夕とデータ（ＭＦＭ記録方式ではデータとり四ツ
ク）に弁別し、■ＣＯ出力信号に同期したデータ出力を
得るが、前記変動が非常に大きく、がっ、データ弁別回
路の回路素子の性能により決定される前記回路自身の切
換時間内にデータ入力のビット″１”が入力された場合
、前述の如き不具合が発生し、これにより読出しデータ
の位相マージンが低下するという問題が有った。
第４図は、Ｍ Ｆ Ｍ （Ｍｏｄｉｆｉｅｄ Ｆｒｅｑ
ｕｅｎｃｙ Ｍｏｄ、ｑｌａｔｉｏｎ ）記録方式の説
明図である。
ｕｅｎｃｙ Ｍｏｄ、ｑｌａｔｉｏｎ ）記録方式の説
明図である。
この方式は、ＮＲＺＩ方式と同じく、ビット・°”１′
′で磁化反転し、ピッ）”Ｏ”で磁化反転しない。
′で磁化反転し、ピッ）”Ｏ”で磁化反転しない。
ＭＦＭ方式は、Ｆ Ｍ （Ｆｒｅｑｕｅｎｏｙ Ｍｏｄ
ｕ４ａｔｉｏｎ −）方式やＰ Ｍ （Ｐｈａｓｅ Ｍ
ｏｄｕ！ａｔｉｏｎ ）方式と比較シテ、硼化反転の周
波数が約半分になるので、高密度化が可能であるが、再
生回路が複雑になる。また、セルフクロック方式がと才
するように、ビット“Ｏ″と°゛０”′が連続したとき
、ビットの中間で磁化反転する。
ｕ４ａｔｉｏｎ −）方式やＰ Ｍ （Ｐｈａｓｅ Ｍ
ｏｄｕ！ａｔｉｏｎ ）方式と比較シテ、硼化反転の周
波数が約半分になるので、高密度化が可能であるが、再
生回路が複雑になる。また、セルフクロック方式がと才
するように、ビット“Ｏ″と°゛０”′が連続したとき
、ビットの中間で磁化反転する。
＠４図に示すように、”１０１１００’″ とＭＦＭ記
録方式で記録された媒体を、読取りヘッドで読出したと
きの出力電圧が弁別回路のデータ入力となる。すなわち
、データ人力は、媒体上の磁化状態の立上りと立下り時
に、Ｔ／２以上のパルス幅の読取り情報“°ｌ″を与え
、その他の位置には′ｒ／２の周期で情報”０″を与え
る。
録方式で記録された媒体を、読取りヘッドで読出したと
きの出力電圧が弁別回路のデータ入力となる。すなわち
、データ人力は、媒体上の磁化状態の立上りと立下り時
に、Ｔ／２以上のパルス幅の読取り情報“°ｌ″を与え
、その他の位置には′ｒ／２の周期で情報”０″を与え
る。
ＭＦＭ記録方式においても、データ弁別窓幅。
Ｔ１＋△Ｔ、に対して、データ入力のピッｈ ” １
”の変動がきわめて大きく、がっデータ弁別回路の切換
時間内にデータ入力のピッ）１゛が入力されると、ＦＦ
９または１０がセットされなし）こと力；あり、誤った
データ出力を与える。
”の変動がきわめて大きく、がっデータ弁別回路の切換
時間内にデータ入力のピッ）１゛が入力されると、ＦＦ
９または１０がセットされなし）こと力；あり、誤った
データ出力を与える。
（発明の目的）
本発明の目的は、このような従来の問題を解消し、デー
タ入力に大きな瞬時的変動力１あった場合にも、読出し
データの位相マージンカー低下しなｌ／）、ようにした
データ弁別回路を提供することにある。
タ入力に大きな瞬時的変動力１あった場合にも、読出し
データの位相マージンカー低下しなｌ／）、ようにした
データ弁別回路を提供することにある。
上記目的を達１ｉ−ｉるため、本発明のデータ弁Ｓｔ＋
回路は、位相同期回路の出力を基準にデータ弁別窓を発
生し、データ入力の入力タイミングによりデータまたは
クロックの弁別およびデータ出力の同期化を行うデータ
弁別回路におし１て、上記データ弁別窓により弁別され
たデータをセットする手段と、該デと夕・セット手段に
セットされたデπ夕を位相同期回路の出力Ｃよりさらに
セットする手段を有することに特徴がある。
回路は、位相同期回路の出力を基準にデータ弁別窓を発
生し、データ入力の入力タイミングによりデータまたは
クロックの弁別およびデータ出力の同期化を行うデータ
弁別回路におし１て、上記データ弁別窓により弁別され
たデータをセットする手段と、該デと夕・セット手段に
セットされたデπ夕を位相同期回路の出力Ｃよりさらに
セットする手段を有することに特徴がある。
以下、本発明の実施例・を、図面により説明する１゜第
５図は、本発明の一実ｊ布例を示すデータ弁別回路のブ
ロック図であり、第６図は第５図の動作タイム・チャー
トである。本実施例回路の特徴は、ナンド回路とノア回
路とから成るデータ・セット回路１７．１８を設けたこ
とにある。即ち、第５図において、位相同期回路より出
力される、データ入力に対する周波数追従特性を持った
ＶＣＯ出力はＦＦｌで分周さオ］、信号ＡＢおよびＣＤ
を発生する。これらの信号は、遅延回路４および５、オ
ア回路６および７から成る弁別窓拡張回路２および３を
通して、拡張されたデータ弁別窓幅Ｔｗ＋△Ｔ、の信号
ＤＯＷおよびＤ Ｉ Ｗを発生し、それぞれデータセッ
ト回路１７および１８の入力信号となる。一方、データ
入力はＦＦ１６を通して信号ＤＡＴＡを発生し、前述信
号ＤＯＷおよびＤＩＷと同様、データセット回路１７お
よび１８の入力信号となる。
５図は、本発明の一実ｊ布例を示すデータ弁別回路のブ
ロック図であり、第６図は第５図の動作タイム・チャー
トである。本実施例回路の特徴は、ナンド回路とノア回
路とから成るデータ・セット回路１７．１８を設けたこ
とにある。即ち、第５図において、位相同期回路より出
力される、データ入力に対する周波数追従特性を持った
ＶＣＯ出力はＦＦｌで分周さオ］、信号ＡＢおよびＣＤ
を発生する。これらの信号は、遅延回路４および５、オ
ア回路６および７から成る弁別窓拡張回路２および３を
通して、拡張されたデータ弁別窓幅Ｔｗ＋△Ｔ、の信号
ＤＯＷおよびＤ Ｉ Ｗを発生し、それぞれデータセッ
ト回路１７および１８の入力信号となる。一方、データ
入力はＦＦ１６を通して信号ＤＡＴＡを発生し、前述信
号ＤＯＷおよびＤＩＷと同様、データセット回路１７お
よび１８の入力信号となる。
第６図（イ）に示す如くデータ入力に一時的なタイミン
グ変動が無い場合は、タイミング補正回路６０によりデ
ータ入力が信号ＤＯＷおよびＤＩＷのパルス幅の中心に
なるように予め設定しであるため、信号ＤＡＴＡにより
、ＤＯＷカー″Ｏ”の時ナンＹ°回路７１０入力条件の
一致が取れ、ノア回路７６を通しナンド回路１９の入力
信号となる。またデータ出力信号はまだ発生しておらず
０”のため、カント回路１９０入力条件の一致カー取れ
データセット回路１７がセットされ、信号ＤＯＩを発生
する。
グ変動が無い場合は、タイミング補正回路６０によりデ
ータ入力が信号ＤＯＷおよびＤＩＷのパルス幅の中心に
なるように予め設定しであるため、信号ＤＡＴＡにより
、ＤＯＷカー″Ｏ”の時ナンＹ°回路７１０入力条件の
一致が取れ、ノア回路７６を通しナンド回路１９の入力
信号となる。またデータ出力信号はまだ発生しておらず
０”のため、カント回路１９０入力条件の一致カー取れ
データセット回路１７がセットされ、信号ＤＯＩを発生
する。
次にナンド回路７４の入力信号ＡＢ１！＋Ｚ”Ｏ”およ
びＢＣが°０″の条件が一致した時ＦＦ９力玉セツトさ
れ、信号ＤＯを発生しナシ１回路１２０入力信号。
びＢＣが°０″の条件が一致した時ＦＦ９力玉セツトさ
れ、信号ＤＯを発生しナシ１回路１２０入力信号。
となる。前記信号ＣＤが“０”になった時ナン）°回路
１２を通して、信号ＤＯＤを発行しオア回路１４を通し
てＦＦ１５の入力信号となり、■ＣＯ出力信号により、
ＦＦ１５にセットされデータ出力を得る。一方、前述信
号Ｄ１ｗｉｔ″ｏ”になった時１、データセット回路１
８もセットされ、信号ＤＬＬを発生する。しかしながら
、すでに前記信号ＤＱＤおよび■ＣＯ出力信号によりデ
ータ出力番ま発生しているため、ＦＦｌ０はリセット状
態となって入力自身のセットタイミングにより、ＦＦＱ
側またはＦＦｌ０側の一方に弁別される。信号ＤＩＷが
Ｏ”時、前述データ入力が来た場合はナンド回路７３．
７２およびノア回路７７とから成るデータセット回路１
６がセットされ、信号ＣＤおよびＤＡが′Ｏ″になった
時ＦＦｌ０がセットされ、ナンド回路１３．オア回路１
４およびＦＦ１５を通してデータ出力を得る。第６図←
）はデータ入力に瞬時的なタイミング変動が有った場合
を示すものである。該変動が、データ入力の１．２番目
のビ・ラド１”の如き小さな変動の場合は、第６図ピ）
に示したと同様にＦＦ９またはＦＦｌ０に正しく弁別さ
れる。また、データ入力の３番目のビット・１”は前述
変動が非常に大きな場合を示しており、信号ＤＯＷの切
換時入力データが有るが、ＤＩＷが１０”の時と同様に
データセット回路１８を通し、ＦＦｌ０がセットされ、
信号ＡＢが′０″′になった時ナンド回路１３．オア回
路１４を通しＦＦに入力され、■ＣＯ出力信号により正
常なデータ出力〔発明の効果〕 以上説明したように、本発明によれば、窓により弁別さ
れたデータをセットする回路と、位相同期回路の出力に
て該データセット回路にセットされたデータをさらにセ
ットする回路の、２つのデータセット回路を設けたこと
により、データ入力が大きな１時的変動があった場合に
も、読出しデータの位相マージンの低下を防止したデー
タ弁別回路を実現できるという顕著な効果を春するもの
である。
１２を通して、信号ＤＯＤを発行しオア回路１４を通し
てＦＦ１５の入力信号となり、■ＣＯ出力信号により、
ＦＦ１５にセットされデータ出力を得る。一方、前述信
号Ｄ１ｗｉｔ″ｏ”になった時１、データセット回路１
８もセットされ、信号ＤＬＬを発生する。しかしながら
、すでに前記信号ＤＱＤおよび■ＣＯ出力信号によりデ
ータ出力番ま発生しているため、ＦＦｌ０はリセット状
態となって入力自身のセットタイミングにより、ＦＦＱ
側またはＦＦｌ０側の一方に弁別される。信号ＤＩＷが
Ｏ”時、前述データ入力が来た場合はナンド回路７３．
７２およびノア回路７７とから成るデータセット回路１
６がセットされ、信号ＣＤおよびＤＡが′Ｏ″になった
時ＦＦｌ０がセットされ、ナンド回路１３．オア回路１
４およびＦＦ１５を通してデータ出力を得る。第６図←
）はデータ入力に瞬時的なタイミング変動が有った場合
を示すものである。該変動が、データ入力の１．２番目
のビ・ラド１”の如き小さな変動の場合は、第６図ピ）
に示したと同様にＦＦ９またはＦＦｌ０に正しく弁別さ
れる。また、データ入力の３番目のビット・１”は前述
変動が非常に大きな場合を示しており、信号ＤＯＷの切
換時入力データが有るが、ＤＩＷが１０”の時と同様に
データセット回路１８を通し、ＦＦｌ０がセットされ、
信号ＡＢが′０″′になった時ナンド回路１３．オア回
路１４を通しＦＦに入力され、■ＣＯ出力信号により正
常なデータ出力〔発明の効果〕 以上説明したように、本発明によれば、窓により弁別さ
れたデータをセットする回路と、位相同期回路の出力に
て該データセット回路にセットされたデータをさらにセ
ットする回路の、２つのデータセット回路を設けたこと
により、データ入力が大きな１時的変動があった場合に
も、読出しデータの位相マージンの低下を防止したデー
タ弁別回路を実現できるという顕著な効果を春するもの
である。
第１図は位相同期回路のブロック図、第２図は従来のデ
ータ弁別回路を示す図、第５図は第２図の動作タイムチ
ャート、第４図はＭＦＭ記録方式の動作タイムチャード
１第５図は本発明の一実施例を示すデータ弁別回路のブ
ロック図、第６図は第５図の動作タイムチャートである
。 １．９．１０，１５，１６：フリツブ・フロ２プ、２，
３：データ弁別室拡張回路、４，５：遅延回路、１１＋
デ一タ出力判別回路、２Ｑ＋位川１比較器、４０：電圧
制御発振器、１７，１８：データ・セット回路。
ータ弁別回路を示す図、第５図は第２図の動作タイムチ
ャート、第４図はＭＦＭ記録方式の動作タイムチャード
１第５図は本発明の一実施例を示すデータ弁別回路のブ
ロック図、第６図は第５図の動作タイムチャートである
。 １．９．１０，１５，１６：フリツブ・フロ２プ、２，
３：データ弁別室拡張回路、４，５：遅延回路、１１＋
デ一タ出力判別回路、２Ｑ＋位川１比較器、４０：電圧
制御発振器、１７，１８：データ・セット回路。
Claims (1)
- （１）位相同期回路の出力を基準にデータ弁別窓を発生
し、データ入力の入力タイミングによりデＴりまたはク
ロックの弁別およびデータ出力の同期化を行うデータ弁
別回路において、上記データ弁別窓により弁別されたデ
ータをセットする手段と、該データ・セット手段にセッ
トされたデータを位相同期回路の出力によりさらにセッ
トする手段を有することを特徴とするデータ弁別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17112683A JPS6063703A (ja) | 1983-09-19 | 1983-09-19 | デ−タ弁別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17112683A JPS6063703A (ja) | 1983-09-19 | 1983-09-19 | デ−タ弁別回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6063703A true JPS6063703A (ja) | 1985-04-12 |
Family
ID=15917460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17112683A Pending JPS6063703A (ja) | 1983-09-19 | 1983-09-19 | デ−タ弁別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063703A (ja) |
-
1983
- 1983-09-19 JP JP17112683A patent/JPS6063703A/ja active Pending
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