JPH0452841A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPH0452841A JPH0452841A JP2155437A JP15543790A JPH0452841A JP H0452841 A JPH0452841 A JP H0452841A JP 2155437 A JP2155437 A JP 2155437A JP 15543790 A JP15543790 A JP 15543790A JP H0452841 A JPH0452841 A JP H0452841A
- Authority
- JP
- Japan
- Prior art keywords
- memory access
- memory
- error
- storage device
- uncorrectable
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は記憶装置に関し、特にメモリアクセスの結果
メモリアクセスエラーを検出したときに障害処理を行な
う記憶装置に関する。
メモリアクセスエラーを検出したときに障害処理を行な
う記憶装置に関する。
一般に、記憶装置は中央処理装置、入出力制御装置など
にバスで接続され情報処理システムを構成している。そ
して、従来、この種の記憶装置は中央処理装置などから
のメモリアクセスの結果、外部バスを介して入力するア
ドレス−データ・コマンドによシ、メモリへのアクセス
制御が行なわれ、このメモリから読出され次データに対
して訂正不能エラーを検出すると、障害処理に移行し、
記憶装置はメモリアクセス要求元に対してメモリエラー
を報告し、情報処理システム全体を止めていた。
にバスで接続され情報処理システムを構成している。そ
して、従来、この種の記憶装置は中央処理装置などから
のメモリアクセスの結果、外部バスを介して入力するア
ドレス−データ・コマンドによシ、メモリへのアクセス
制御が行なわれ、このメモリから読出され次データに対
して訂正不能エラーを検出すると、障害処理に移行し、
記憶装置はメモリアクセス要求元に対してメモリエラー
を報告し、情報処理システム全体を止めていた。
上述した従来の記憶装置はメモリアクセスエラーを検出
したときの障害処理時に、そのエラーが一時的なもので
あシ、再度メモリアクセスを行なえばエラーにならない
可能性があっても、無条件に情報処理システムを止めて
しまうという欠点がある。
したときの障害処理時に、そのエラーが一時的なもので
あシ、再度メモリアクセスを行なえばエラーにならない
可能性があっても、無条件に情報処理システムを止めて
しまうという欠点がある。
この発明に係る記憶装置はメモリからのデータの読出し
によって訂正不能エラーを検出したとき、再度アクセス
指示を行なうメモリアクセス指示回路と、メモリアクセ
スエラー横用によるメモリリトライアクセス実行の回数
を記憶するリトライカウンタと、所定回数のメモリアク
セスが終了したことを検出するカウント終了検出回路と
、所定回数のメモリリトライアクセスを行なってもメモ
リエラーを検出したときにメモリアクセス要求元にメモ
リエラー検出報告を出力する手段とを有している。
によって訂正不能エラーを検出したとき、再度アクセス
指示を行なうメモリアクセス指示回路と、メモリアクセ
スエラー横用によるメモリリトライアクセス実行の回数
を記憶するリトライカウンタと、所定回数のメモリアク
セスが終了したことを検出するカウント終了検出回路と
、所定回数のメモリリトライアクセスを行なってもメモ
リエラーを検出したときにメモリアクセス要求元にメモ
リエラー検出報告を出力する手段とを有している。
この発明は情報処理システムの障害処理に移行する回数
が少なくなシ、システムを有効に使用することができる
。
が少なくなシ、システムを有効に使用することができる
。
第１図はこの発明に係る記憶装置の一実施例を示すブロ
ック図である。同図において、１はデータレジスタ、２
はアドレスレジスタ、３はコマンドレジスタ、４はこの
コマンドレジスタ３の出力であるコマンド３ａの内容を
解読して読出しコマンドであればＲＡＭ５に対してアド
レスレジスタ２の出力のアドレス信号２１でアドレスさ
れるデータを読み出し、誉込みコマンドであればＲＡＭ
５に対してアドレス信号２畠が示すアドレスにデータレ
ジスタ１の出力のデータ１畠を書き込むように動作する
メモリアクセス制御回路、６はこのＲＡＭ５から読み出
されたデータのチエツクを行なう訂正不能エラー検出回
路、７はリプライ表示ル乍、８はリトライアクセスの回
数をカウントするりトライカウンタ、９はこのリトライ
カウンタ８の出力を受けてそのカウント値が所定回数に
達しているか否かを判定し、所定回数に達していればそ
の旨の信号を出力するカウント終了検出回路、１０はメ
モリリトライアクセスの念めのアクセス指示信号を出力
するメモリアクセス指示回路、１１はリトライカウンタ
８のリトライ回数が所定値に達したことを表示するメモ
リエラー表示Ｆ／Ｆ、 １２は上記データレジスタ１．
アドレスレジスタ２゜コマンドレジスタ３．メモリアク
セス制御回路４゜ＲＡＭ５ 、訂正不能エラー検出回路
６．リプライ表示Ｆ／Ｆ ７ 、リトライカウンタ８．
カウント終了検出回路９．メモリアクセス指示回路１０
およびメモリエラー表示１’／］ｉ’１１から構成した
主記憶装置、１３はシステム共通のシステムバスである
。
ック図である。同図において、１はデータレジスタ、２
はアドレスレジスタ、３はコマンドレジスタ、４はこの
コマンドレジスタ３の出力であるコマンド３ａの内容を
解読して読出しコマンドであればＲＡＭ５に対してアド
レスレジスタ２の出力のアドレス信号２１でアドレスさ
れるデータを読み出し、誉込みコマンドであればＲＡＭ
５に対してアドレス信号２畠が示すアドレスにデータレ
ジスタ１の出力のデータ１畠を書き込むように動作する
メモリアクセス制御回路、６はこのＲＡＭ５から読み出
されたデータのチエツクを行なう訂正不能エラー検出回
路、７はリプライ表示ル乍、８はリトライアクセスの回
数をカウントするりトライカウンタ、９はこのリトライ
カウンタ８の出力を受けてそのカウント値が所定回数に
達しているか否かを判定し、所定回数に達していればそ
の旨の信号を出力するカウント終了検出回路、１０はメ
モリリトライアクセスの念めのアクセス指示信号を出力
するメモリアクセス指示回路、１１はリトライカウンタ
８のリトライ回数が所定値に達したことを表示するメモ
リエラー表示Ｆ／Ｆ、 １２は上記データレジスタ１．
アドレスレジスタ２゜コマンドレジスタ３．メモリアク
セス制御回路４゜ＲＡＭ５ 、訂正不能エラー検出回路
６．リプライ表示Ｆ／Ｆ ７ 、リトライカウンタ８．
カウント終了検出回路９．メモリアクセス指示回路１０
およびメモリエラー表示１’／］ｉ’１１から構成した
主記憶装置、１３はシステム共通のシステムバスである
。
なお、第２図は第１図に示す主記憶装置１２を備えた情
報システムの概略ブロック図である。同図において、１
４は中央処理装置、１５は入出力装置、１６は診断装置
である。
報システムの概略ブロック図である。同図において、１
４は中央処理装置、１５は入出力装置、１６は診断装置
である。
次に上記構成に係る記憶装置の動作について第３図に示
す動作フローチャートを参照して説明する。まず、中央
処理装置１４が主記憶装置１２に対してメモリアクセス
を行なう場合、ステップＳ。
す動作フローチャートを参照して説明する。まず、中央
処理装置１４が主記憶装置１２に対してメモリアクセス
を行なう場合、ステップＳ。
で、この中央処理装置１４はシステムバス１３にアドレ
スデータコマンドなどの情報を出力すると、ステップＳ
２で、主記憶装置１２はこのシステムバス１３に出力さ
れたアドレスデータコマンドを受は取ってアクセスを行
なう。すなわち、このアドレスデータコマンドはそれぞ
れデータレジスタ１、アドレスレジスタ２およびコマン
ドレジスタ３に格納される。そして、ステップＳ３でメ
モリアクセス制御回路４はコマンドレジメタ３の出力で
あるコマンド３ｍの内容を解読し、読出しコマンドであ
れば、ＲＡＭ５に対してアドレスレジスタ２の出力のア
ドレス信号２ａでアドレスされるデータを読み出し、ま
た、書込みコマンドであればＲＡＭ５に対してアドレス
信号２ａが示すアドレスにデータレジスタ１の出力のデ
ータ１畠を書き込む。この場合、ステップＳ４でメモリ
アクセス制御回路４が読出しを行なった場合、ＲＡＭ５
から読出されたデータはデータレジスタ１に格納される
と同時に、訂正不能エラー検出回路６によってデータ１
ａのチエツク、すなわちメモリアクセスエラーがあるか
否かを検出する。そして、ステップＳ５で、訂正不能エ
ラー検出回路６が訂正不能エラーを検出しないときには
、ステップＳ６でエラーが無かったことをリプライ表示
Ｆ／Ｆ ７に報告すると共に、メモリアクセス制御回路
４はメモリアクセスを終了したことをリプライ表示Ｆ／
Ｆ Ｔに報告する。そして、メモリアクセス終了が報告
される時に、訂正不能エラーが無ければリプライ表示１
ｉ’ｌＢ” ７をセットし、リプライ信号７ｍをメモリ
アクセス要求元の中央処理装＃１４に出力する。そして
、ステップＳ７で、中央処理装置１４がリプライを受は
取ると、データレジスタ１の内容をシステム・バス１３
を経由してデータを取り込み、中央処理装置１４のメモ
リアクセスが終了する。
スデータコマンドなどの情報を出力すると、ステップＳ
２で、主記憶装置１２はこのシステムバス１３に出力さ
れたアドレスデータコマンドを受は取ってアクセスを行
なう。すなわち、このアドレスデータコマンドはそれぞ
れデータレジスタ１、アドレスレジスタ２およびコマン
ドレジスタ３に格納される。そして、ステップＳ３でメ
モリアクセス制御回路４はコマンドレジメタ３の出力で
あるコマンド３ｍの内容を解読し、読出しコマンドであ
れば、ＲＡＭ５に対してアドレスレジスタ２の出力のア
ドレス信号２ａでアドレスされるデータを読み出し、ま
た、書込みコマンドであればＲＡＭ５に対してアドレス
信号２ａが示すアドレスにデータレジスタ１の出力のデ
ータ１畠を書き込む。この場合、ステップＳ４でメモリ
アクセス制御回路４が読出しを行なった場合、ＲＡＭ５
から読出されたデータはデータレジスタ１に格納される
と同時に、訂正不能エラー検出回路６によってデータ１
ａのチエツク、すなわちメモリアクセスエラーがあるか
否かを検出する。そして、ステップＳ５で、訂正不能エ
ラー検出回路６が訂正不能エラーを検出しないときには
、ステップＳ６でエラーが無かったことをリプライ表示
Ｆ／Ｆ ７に報告すると共に、メモリアクセス制御回路
４はメモリアクセスを終了したことをリプライ表示Ｆ／
Ｆ Ｔに報告する。そして、メモリアクセス終了が報告
される時に、訂正不能エラーが無ければリプライ表示１
ｉ’ｌＢ” ７をセットし、リプライ信号７ｍをメモリ
アクセス要求元の中央処理装＃１４に出力する。そして
、ステップＳ７で、中央処理装置１４がリプライを受は
取ると、データレジスタ１の内容をシステム・バス１３
を経由してデータを取り込み、中央処理装置１４のメモ
リアクセスが終了する。
次に、ステップＳ５で、メモリアクセス制御回路４によ
るＲＡＭ５の読み出しにおいて、訂正不能エラー検出回
路６が訂正不能エラーであることを検出すると、リプラ
イ表示Ｆ／Ｆ ７のリプライ応答を抑止し、メモリアク
セス指示回路１０およびリトライカウンタ８に対して訂
正不能エラーを報告する。そして、ステップＳ、で、リ
トライカウンタ８は訂正不能エラー信号６ａと、メモリ
アクセス制御回路４からのメモリアクセス終了信号５ａ
を受けてその両者を検出すると、リトライアクセスの回
数であるカウント値をひとつ増加する。そして、ステッ
プＳ９で、カウント終了検出回路９はリトライカウンタ
８の出力を受けて、その値が所定回数に達しているか否
かを判定する。そして、所定回数に達していなければメ
モリアクセス指示回路１０にその旨を伝え、メモリアク
セス指示回路１０によって、メモリリトライアクセスの
几めのアクセス指示がメモリアクセス制御回％４に出力
し、再度ＲＡＭ５からの読み出しが行なわれる。
るＲＡＭ５の読み出しにおいて、訂正不能エラー検出回
路６が訂正不能エラーであることを検出すると、リプラ
イ表示Ｆ／Ｆ ７のリプライ応答を抑止し、メモリアク
セス指示回路１０およびリトライカウンタ８に対して訂
正不能エラーを報告する。そして、ステップＳ、で、リ
トライカウンタ８は訂正不能エラー信号６ａと、メモリ
アクセス制御回路４からのメモリアクセス終了信号５ａ
を受けてその両者を検出すると、リトライアクセスの回
数であるカウント値をひとつ増加する。そして、ステッ
プＳ９で、カウント終了検出回路９はリトライカウンタ
８の出力を受けて、その値が所定回数に達しているか否
かを判定する。そして、所定回数に達していなければメ
モリアクセス指示回路１０にその旨を伝え、メモリアク
セス指示回路１０によって、メモリリトライアクセスの
几めのアクセス指示がメモリアクセス制御回％４に出力
し、再度ＲＡＭ５からの読み出しが行なわれる。
このように、メモリリトライアクセスはリトライカウン
タ８が所定回数に達するまで行なわれる。
タ８が所定回数に達するまで行なわれる。
そして、ステップＳ９でリトライカウンタ８の回数が所
定値に達していれば、ステップＳ１゜で、カウント終了
検出回路９はその旨をメモリエラー表示Ｆ／Ｆ １１に
報告する。このメモリエラー表示Ｆ／Ｆ １１は訂正不
能のメモリエラーがあったことを表示し、メモリアクセ
ス要求元の中央処理装置１４に対してその旨を伝え、ス
テップ８＋１でシステムストップとなる。
定値に達していれば、ステップＳ１゜で、カウント終了
検出回路９はその旨をメモリエラー表示Ｆ／Ｆ １１に
報告する。このメモリエラー表示Ｆ／Ｆ １１は訂正不
能のメモリエラーがあったことを表示し、メモリアクセ
ス要求元の中央処理装置１４に対してその旨を伝え、ス
テップ８＋１でシステムストップとなる。
このように、メモリアクセスエラーがあっても、すぐに
は障害処理に移行せず、所定回数だけメモリアクセスが
繰シ返される。そして、所定回数のメモリアクセスを繰
り返しても、なおメモリアクセスエラーが続くときだけ
、障害処理に移行することになる。
は障害処理に移行せず、所定回数だけメモリアクセスが
繰シ返される。そして、所定回数のメモリアクセスを繰
り返しても、なおメモリアクセスエラーが続くときだけ
、障害処理に移行することになる。
以上詳細に説明したように、この発明に係る記憶装置に
よれば、メモリアクセスの結果、訂正不能などのメモリ
アクセスエラーを検出しても、再度メモリアクセスを行
なうことによシ、エラーとならずに読出せる可能性があ
るので、障害による情報処理システムの動作停止の確率
も少なくなシ、システムのより長期的な使用を可能にす
る効果がある。
よれば、メモリアクセスの結果、訂正不能などのメモリ
アクセスエラーを検出しても、再度メモリアクセスを行
なうことによシ、エラーとならずに読出せる可能性があ
るので、障害による情報処理システムの動作停止の確率
も少なくなシ、システムのより長期的な使用を可能にす
る効果がある。
第１図はこの発明に係る記憶装置の一実施例を示すブロ
ック図、第２図は第４図に示す主記憶装置１２を備えた
情報処理システムの概略ブロック図、第３図は第１図の
動作を示すフローチャートである。 １・・・・データレジスタ、２・Φ・ｅアドレスレジス
タ、３・・・・コマンドレジスタ、４・・・・メモリア
クセス制御回路、５・ｅ・・Ｒ７，Ｍ、ｌ＠・・・訂正
不能エラー検出回路、７−・・−リプライ表示Ｆ／Ｆ１
８・・・・リトライカウンタ、Ｓ−・会・カウント終了
検出回路、１０・・・メモリアクセス指示回路、１１・
・・・メモリエー表示Ｆβ、１２・・・ｅ主記憶装置、
１３・・・バス、１４・・・Φ中央処理装置、１５・―
・入出力装置、１６・−・・診断装置。 特許出願人 茨城日本電気株式会社
ック図、第２図は第４図に示す主記憶装置１２を備えた
情報処理システムの概略ブロック図、第３図は第１図の
動作を示すフローチャートである。 １・・・・データレジスタ、２・Φ・ｅアドレスレジス
タ、３・・・・コマンドレジスタ、４・・・・メモリア
クセス制御回路、５・ｅ・・Ｒ７，Ｍ、ｌ＠・・・訂正
不能エラー検出回路、７−・・−リプライ表示Ｆ／Ｆ１
８・・・・リトライカウンタ、Ｓ−・会・カウント終了
検出回路、１０・・・メモリアクセス指示回路、１１・
・・・メモリエー表示Ｆβ、１２・・・ｅ主記憶装置、
１３・・・バス、１４・・・Φ中央処理装置、１５・―
・入出力装置、１６・−・・診断装置。 特許出願人 茨城日本電気株式会社
Claims (1)
- 外部バスから入力するアドレス・データ・コマンドに
よりメモリのアクセス制御を行い、読出したデータに訂
正不能エラーがあるか否かを検出する記憶装置において
、訂正不能エラーを検出したときに再度メモリリトライ
アクセスを実行し、所定回数のメモリリトライアクセス
を行なつても訂正不能エラーを検出したときにメモリア
クセス要求元にメモリエラー検出報告を行なうことを特
徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155437A JPH0452841A (ja) | 1990-06-15 | 1990-06-15 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2155437A JPH0452841A (ja) | 1990-06-15 | 1990-06-15 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0452841A true JPH0452841A (ja) | 1992-02-20 |
Family
ID=15606014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2155437A Pending JPH0452841A (ja) | 1990-06-15 | 1990-06-15 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0452841A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012173933A (ja) * | 2011-02-21 | 2012-09-10 | Toshiba Corp | データ記憶装置及び誤り検出訂正方法 |
| JP2017084163A (ja) * | 2015-10-29 | 2017-05-18 | 株式会社デンソー | 電子制御装置 |
-
1990
- 1990-06-15 JP JP2155437A patent/JPH0452841A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012173933A (ja) * | 2011-02-21 | 2012-09-10 | Toshiba Corp | データ記憶装置及び誤り検出訂正方法 |
| JP2017084163A (ja) * | 2015-10-29 | 2017-05-18 | 株式会社デンソー | 電子制御装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0452841A (ja) | 記憶装置 | |
| JPH07141176A (ja) | コマンドリトライ制御方式 | |
| JP2600376B2 (ja) | メモリ制御装置 | |
| JPH05274220A (ja) | メモリバンクビジー制御方式 | |
| JPH02173848A (ja) | メモリアクセス制御装置 | |
| JPS5832422B2 (ja) | マイクロシンダンホウシキ | |
| JPS59144246A (ja) | デ−タ受信制御方式 | |
| JPH0486932A (ja) | メモリ障害検出方式 | |
| JPH0581059A (ja) | マルチプロセツサシステム | |
| JPH0520131A (ja) | アドレス監視方式 | |
| JPH0230060B2 (ja) | ||
| JPH01156834A (ja) | チェック回路の診断装置 | |
| JPS59217298A (ja) | メモリエラ−救済方式 | |
| JPS62278643A (ja) | 再試行制御方式 | |
| JPH0540583A (ja) | 情報処理システム | |
| JPH05241905A (ja) | プロセッサ装置 | |
| JPH02139635A (ja) | エラー処理方式 | |
| JPS63266541A (ja) | デ−タ処理装置 | |
| JPH02148340A (ja) | 制御記憶書込み制御方式 | |
| JPH0480860A (ja) | プログラムロード方式 | |
| JPH0481953A (ja) | メモリ装置 | |
| JPH0452742A (ja) | 記憶装置異常検出回路 | |
| JPH04367955A (ja) | メモリ保護方式 | |
| JPH08305637A (ja) | 記憶装置 | |
| JPS6236578B2 (ja) |