JPH0453038B2 - - Google Patents
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- JPH0453038B2 JPH0453038B2 JP61073224A JP7322486A JPH0453038B2 JP H0453038 B2 JPH0453038 B2 JP H0453038B2 JP 61073224 A JP61073224 A JP 61073224A JP 7322486 A JP7322486 A JP 7322486A JP H0453038 B2 JPH0453038 B2 JP H0453038B2
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Description
【発明の詳細な説明】
〔概要〕
本発明は半導体記憶装置であつて、各ビツト線
を一定電位に保持して、選択されたメモリセルの
一対のビツト線夫々に流れる電流を検出して情報
の読み出しを行なうことにより、高速の情報読み
出しを可能とする。
を一定電位に保持して、選択されたメモリセルの
一対のビツト線夫々に流れる電流を検出して情報
の読み出しを行なうことにより、高速の情報読み
出しを可能とする。
本発明は、メモリセルがフリツプフロツプ構造
の半導体記憶装置に関するもので、特にスタチツ
クRAM等の半導体記憶装置に関するものであ
る。
の半導体記憶装置に関するもので、特にスタチツ
クRAM等の半導体記憶装置に関するものであ
る。
スタチツクRAMではメモリセルがフリツプフ
ロツプ構造で、複数のメモリセルがマトリクス状
に配列されており、複数のメモリセルより任意の
メモリセルを選択し、選択されたメモリセルが接
続された一対のビツト線を介してその記憶情報を
読み出す。
ロツプ構造で、複数のメモリセルがマトリクス状
に配列されており、複数のメモリセルより任意の
メモリセルを選択し、選択されたメモリセルが接
続された一対のビツト線を介してその記憶情報を
読み出す。
上記メモリセルの記憶情報の読み出しは高速で
あることが要望されている。
あることが要望されている。
第５図は従来装置の一例の回路図を示す。１０
はスタテイツクRAMのメモリセルでありFET１
１，１２でフリツプフロツプを構成し、FET１
３，１４はゲート回路である。
はスタテイツクRAMのメモリセルでありFET１
１，１２でフリツプフロツプを構成し、FET１
３，１４はゲート回路である。
FET１３，１４夫々のソースはビツト線１５
ａ，１５ｂに接続され、FET１３，１４夫々の
ゲートはワード線１６に接続されている。ビツト
線１５ａ，１５ｂ夫々の一端には負荷抵抗として
のFET１７ａ，１７ｂを介して電源電圧Vccが印
加され、夫々の他端はゲート回路としてのFET
２４ａ，２４ｂを介してデータ線２６ａ，２６ｂ
に接続されている。このデータ線には他のビツト
線（図示せず）も全て、夫々ゲート回路（図示せ
ず）を介して接続されている。データ線２６ａ，
２６ｂの他端は、差動アンプ１８の反転入力端
子、非反転入力端子に接続されている。
ａ，１５ｂに接続され、FET１３，１４夫々の
ゲートはワード線１６に接続されている。ビツト
線１５ａ，１５ｂ夫々の一端には負荷抵抗として
のFET１７ａ，１７ｂを介して電源電圧Vccが印
加され、夫々の他端はゲート回路としてのFET
２４ａ，２４ｂを介してデータ線２６ａ，２６ｂ
に接続されている。このデータ線には他のビツト
線（図示せず）も全て、夫々ゲート回路（図示せ
ず）を介して接続されている。データ線２６ａ，
２６ｂの他端は、差動アンプ１８の反転入力端
子、非反転入力端子に接続されている。
ここで、リード／ライト制御アンプ１９の出力
がＬレベルで、ライトアンプ２０とデータ線２６
ａ，２６ｂとの間のゲート回路であるFET２１
ａ，２１ｂ夫々がオフとされた読み出し時におい
て、ワードドライバ２２の出力がＨレベルで
FET１３，１４がオンとされ、かつビツトドラ
イバ２３の出力がＨレベルでビツト線１７ａ，１
７ｂ夫々に設けられたゲート回路としてのFET
２４ａ，２４ｂがオンとされメモリセル１０が選
択されることにより、メモリセル１０の読み出し
が行なわれる。
がＬレベルで、ライトアンプ２０とデータ線２６
ａ，２６ｂとの間のゲート回路であるFET２１
ａ，２１ｂ夫々がオフとされた読み出し時におい
て、ワードドライバ２２の出力がＨレベルで
FET１３，１４がオンとされ、かつビツトドラ
イバ２３の出力がＨレベルでビツト線１７ａ，１
７ｂ夫々に設けられたゲート回路としてのFET
２４ａ，２４ｂがオンとされメモリセル１０が選
択されることにより、メモリセル１０の読み出し
が行なわれる。
このとき、例えばメモリセル１０のFET１１
がオンでFET１２がオフの記憶状態であるとす
ると、セルのFET１１の駆動能力によりビツト
線１５ａがＬレベルとなり、ビツト線１５ｂがＨ
レベルとなつて、これらの電位差を検出する差動
アンプ１８のFET１８ａがよりオンとなり出力
信号はＨレベルとなり端子２５より出力される。
そして、読出しの後は、ビツト線１５ａ，１５ｂ
に生じた電位差がビツト線負荷FET１７ａ，１
７ｂにより同一レベルにもどされる。
がオンでFET１２がオフの記憶状態であるとす
ると、セルのFET１１の駆動能力によりビツト
線１５ａがＬレベルとなり、ビツト線１５ｂがＨ
レベルとなつて、これらの電位差を検出する差動
アンプ１８のFET１８ａがよりオンとなり出力
信号はＨレベルとなり端子２５より出力される。
そして、読出しの後は、ビツト線１５ａ，１５ｂ
に生じた電位差がビツト線負荷FET１７ａ，１
７ｂにより同一レベルにもどされる。
ビツト線１５ａ，１５ｂにはメモリセル１０以
外に多数のメモリセルが接続されているため、ビ
ツト線１５ａ，１５ｂの寄生容量Cs1、Cs2は大で
ある。また、データ線２６ａ，２６ｂにはゲート
回路２４ａ，２４ｂ以外に多数のゲート回路が接
続されているため、寄生容量Cs3、Cs4も大であ
る。従つて、読み出し時にビツト線１５ａ，１５
ｂのレベルが切換わり安定するのに要する時間は
長い。これは、読出し時のビツト線及びデータ線
の寄生容量に対する駆動が、セルのFET１１，
１２により行なわれ、FET１１，１２の駆動能
力は面積小であることから小さいためである。こ
のため、情報の読み出し速度が遅いという問題点
があつた。さらに読出し後のビツト線電位の復帰
及び、さらに反転情報の読出しも長時間を要する
という問題点があつた。
外に多数のメモリセルが接続されているため、ビ
ツト線１５ａ，１５ｂの寄生容量Cs1、Cs2は大で
ある。また、データ線２６ａ，２６ｂにはゲート
回路２４ａ，２４ｂ以外に多数のゲート回路が接
続されているため、寄生容量Cs3、Cs4も大であ
る。従つて、読み出し時にビツト線１５ａ，１５
ｂのレベルが切換わり安定するのに要する時間は
長い。これは、読出し時のビツト線及びデータ線
の寄生容量に対する駆動が、セルのFET１１，
１２により行なわれ、FET１１，１２の駆動能
力は面積小であることから小さいためである。こ
のため、情報の読み出し速度が遅いという問題点
があつた。さらに読出し後のビツト線電位の復帰
及び、さらに反転情報の読出しも長時間を要する
という問題点があつた。
本発明は、このような点にかんがみてなされた
ものであり、情報の読み出しが高速の半導体記憶
装置を提供することを目的とする。
ものであり、情報の読み出しが高速の半導体記憶
装置を提供することを目的とする。
第１図は本発明の半導体記憶装置の原理ブロツ
ク図を示す。
ク図を示す。
第１図において、１はフリツプフロツプ構造の
メモリセルであり、複数のメモリセル１をマトリ
クス状に配列してメモリ素子が構成されている。
メモリセルであり、複数のメモリセル１をマトリ
クス状に配列してメモリ素子が構成されている。
読出手段２には各列のメモリセル１が接続され
たビツト線３ａ，３ｂがゲート回路（図示せず）
を介して全て接続されており、読出手段２は、ベ
ースが各々基準電源に共通に接続され、コレクタ
が各々負荷を介して電源線に接続され、エミツタ
が一対のビツト線の各々に接続された２つのトラ
ンジスタから構成されており、読み出し時に、選
択されたメモリセル１が接続された一対のビツト
線３ａ，３ｂ各々を略同一の第１の電位に保持す
ると共に、選択されたメモリセル１の記憶情報に
応じて一対のビツト線３ａ，３ｂ各々に流れる電
流の差を検出して前記トランジスタのコレクタか
ら記憶情報を読み出す。
たビツト線３ａ，３ｂがゲート回路（図示せず）
を介して全て接続されており、読出手段２は、ベ
ースが各々基準電源に共通に接続され、コレクタ
が各々負荷を介して電源線に接続され、エミツタ
が一対のビツト線の各々に接続された２つのトラ
ンジスタから構成されており、読み出し時に、選
択されたメモリセル１が接続された一対のビツト
線３ａ，３ｂ各々を略同一の第１の電位に保持す
ると共に、選択されたメモリセル１の記憶情報に
応じて一対のビツト線３ａ，３ｂ各々に流れる電
流の差を検出して前記トランジスタのコレクタか
ら記憶情報を読み出す。
短絡手段４は情報の読み出しが行なわれない非
選択の複数対のビツト線を全て各対毎に短絡して
略同一の第２の電位に保持する。また、前記読出
手段２の基準電位を第２の電位より前記トランジ
スタのベース・エミツタ間電圧分だけ高い電位に
設定して、前記第１の電位を前記第２の電位と等
しい値に保持する。
選択の複数対のビツト線を全て各対毎に短絡して
略同一の第２の電位に保持する。また、前記読出
手段２の基準電位を第２の電位より前記トランジ
スタのベース・エミツタ間電圧分だけ高い電位に
設定して、前記第１の電位を前記第２の電位と等
しい値に保持する。
従来の読出し長時間の問題がビツト線の電位を
大きく振幅させ、その電位差を差動アンプ１８に
より検出していた点であつたことから、本発明に
おいては、全てのビツト線３ａ，３ｂは読出手段
２及び短絡手段４により読み出し時及び読み出し
が行なわれない時で共に略定電位に保持されてお
り、かつ読出手段２はビツト線３ａ，３ｂに流れ
る電流を検出するため、従来の如くビツト線３
ａ，３ｂの電位が切換わり安定するまで待つ必要
がないようにしている。
大きく振幅させ、その電位差を差動アンプ１８に
より検出していた点であつたことから、本発明に
おいては、全てのビツト線３ａ，３ｂは読出手段
２及び短絡手段４により読み出し時及び読み出し
が行なわれない時で共に略定電位に保持されてお
り、かつ読出手段２はビツト線３ａ，３ｂに流れ
る電流を検出するため、従来の如くビツト線３
ａ，３ｂの電位が切換わり安定するまで待つ必要
がないようにしている。
これによつて高速の情報読み出しが可能とな
る。
る。
第２図は本発明になる半導体記憶装置の一実施
例の回路図を示す。同図中、第５図と同一部分に
は同一符号を付し、その説明を省略する。
例の回路図を示す。同図中、第５図と同一部分に
は同一符号を付し、その説明を省略する。
第２図において、ビツト線１５ａ，１５ｂ間は
第１図示の短絡手段４であるＰチヤンネルMOS
のFET３０により接続されており、このFET３
０のゲートにはビツトドライバ２３の出力信号が
供給されている。
第１図示の短絡手段４であるＰチヤンネルMOS
のFET３０により接続されており、このFET３
０のゲートにはビツトドライバ２３の出力信号が
供給されている。
なお、FET１１〜１４，１７ａ，１７ｂ，２
１ａ，２１ｂ，２４ａ，２４ｂ夫々はＮチヤンネ
ルMOSのFETである。
１ａ，２１ｂ，２４ａ，２４ｂ夫々はＮチヤンネ
ルMOSのFETである。
リード／ライト制御アンプ３１は、書き込み時
にＬレベルで読み出し時にＨレベルの制御信号を
その入力端子３１ａに供給され、この制御信号を
ＮチヤンネルMOSのFET３２ａ，３２ｂ夫々の
ゲートに供給し、反転した制御信号をFET２１
ａ，２１ｂ夫々に供給する。
にＬレベルで読み出し時にＨレベルの制御信号を
その入力端子３１ａに供給され、この制御信号を
ＮチヤンネルMOSのFET３２ａ，３２ｂ夫々の
ゲートに供給し、反転した制御信号をFET２１
ａ，２１ｂ夫々に供給する。
ビツト線１５ａ，１５ｂ夫々の他端は、ゲート
回路としてのFET２４ａ，２４ｂ夫々のドレイ
ンに接続されている。このFET２４ａ，２４ｂ
夫々のソースはFET２１ａ，２１ｂ夫々のソー
スより延在するデータ線２６ａ，２６ｂ夫々に接
続されている。このデータ線２６ａ，２６ｂ夫々
には他のビツト線（図示せず）の他端も全て夫々
ゲート回路（図示せず）を介して接続されてい
る。また、FET２１ａ，２１ｂ夫々のソースに
はFET３２ａ，３２ｂ夫々のドレインが接続さ
れ、FET３２ａ，３２ｂ夫々のソースは微少電
流を流す定電流源３３ａ，３３ｂに接続されてい
る。
回路としてのFET２４ａ，２４ｂ夫々のドレイ
ンに接続されている。このFET２４ａ，２４ｂ
夫々のソースはFET２１ａ，２１ｂ夫々のソー
スより延在するデータ線２６ａ，２６ｂ夫々に接
続されている。このデータ線２６ａ，２６ｂ夫々
には他のビツト線（図示せず）の他端も全て夫々
ゲート回路（図示せず）を介して接続されてい
る。また、FET２１ａ，２１ｂ夫々のソースに
はFET３２ａ，３２ｂ夫々のドレインが接続さ
れ、FET３２ａ，３２ｂ夫々のソースは微少電
流を流す定電流源３３ａ，３３ｂに接続されてい
る。
定電流源３３ａ，３３ｂは第１図示の読出手段
２であるセンスアンプ回路３４を構成するもの
で、その一端に電源電圧VEEを印加され、他端は
バイポーラトランジスタ３５ａ，３５ｂ夫々のエ
ミツタに接続されている。トランジスタ３５ａ，
３５ｂ夫々のベースは共通に端子３６に接続さ
れ、この端子３６には基準電圧VREFが印加されて
いる。また、トランジスタ３５ａ，３５ｂ夫々の
コレクタには出力端子３７ａ，３７ｂが設けられ
ると共に、負荷抵抗R1、R2夫々を介して電源電
圧Vccが印加されている。
２であるセンスアンプ回路３４を構成するもの
で、その一端に電源電圧VEEを印加され、他端は
バイポーラトランジスタ３５ａ，３５ｂ夫々のエ
ミツタに接続されている。トランジスタ３５ａ，
３５ｂ夫々のベースは共通に端子３６に接続さ
れ、この端子３６には基準電圧VREFが印加されて
いる。また、トランジスタ３５ａ，３５ｂ夫々の
コレクタには出力端子３７ａ，３７ｂが設けられ
ると共に、負荷抵抗R1、R2夫々を介して電源電
圧Vccが印加されている。
上記の基準電圧VREFは第３図に示す回路で生成
されて端子３６に供給される。第３図において、
ＮチヤンネルMOSのFET４０，４１及び４２，
４３夫々は、メモリセル１０のFET１１，１２
及び１３，１４夫々に相当し、ダミーセル４５を
構成している。FET４２，４３は、夫々ゲート
に電源電圧Vccが印加されてオンとされ、このダ
ミーセル４５のワード線が選択された状態であ
る。ダミーセル４５のダミービツト線４６ａ，４
６ｂ夫々の一端には負荷抵抗としてのＮチヤンネ
ルMOSのFET４７ａ，４７ｂを介して電源電圧
Vccが印加され、ビツト線４６ａ，４６ｂの他端
は開放され、従つてビツト線４６ａ，４６ｂは非
選択の状態である。
されて端子３６に供給される。第３図において、
ＮチヤンネルMOSのFET４０，４１及び４２，
４３夫々は、メモリセル１０のFET１１，１２
及び１３，１４夫々に相当し、ダミーセル４５を
構成している。FET４２，４３は、夫々ゲート
に電源電圧Vccが印加されてオンとされ、このダ
ミーセル４５のワード線が選択された状態であ
る。ダミーセル４５のダミービツト線４６ａ，４
６ｂ夫々の一端には負荷抵抗としてのＮチヤンネ
ルMOSのFET４７ａ，４７ｂを介して電源電圧
Vccが印加され、ビツト線４６ａ，４６ｂの他端
は開放され、従つてビツト線４６ａ，４６ｂは非
選択の状態である。
ビツト線４６ａ，４６ｂ間は短絡され、この短
絡のための接続点Ａにはバイポーラトランジスタ
４８のベースが接続されている。トランジスタ４
８のコレクタには電源電圧Vccが印加されエミツ
タには定電流源４９を介して電源電圧VEEが印加
されている。またトランジスタ４８のエミツタに
はダイオードD1，D2，D3及び抵抗R3で構成され
る直列回路のダイオードD1が接続され、抵抗R3
には電源電圧Vccが印加されている。
絡のための接続点Ａにはバイポーラトランジスタ
４８のベースが接続されている。トランジスタ４
８のコレクタには電源電圧Vccが印加されエミツ
タには定電流源４９を介して電源電圧VEEが印加
されている。またトランジスタ４８のエミツタに
はダイオードD1，D2，D3及び抵抗R3で構成され
る直列回路のダイオードD1が接続され、抵抗R3
には電源電圧Vccが印加されている。
また、ダイオードD3と抵抗R3との接続点には
バイポーラトランジスタ５０のベースが接続され
ている。トランジスタ５０のコレクタには電源電
圧Vccが印加され、エミツタは出力端子５１に接
続されると共に、定電流源５２を介して電源電圧
VEEが印加されている。
バイポーラトランジスタ５０のベースが接続され
ている。トランジスタ５０のコレクタには電源電
圧Vccが印加され、エミツタは出力端子５１に接
続されると共に、定電流源５２を介して電源電圧
VEEが印加されている。
従つて、ダミービツト線４６ａ，４６ｂの接続
点Ａの電位をVAとし、トランジスタ４８，５０
及びダイオードD1〜D3夫々のPN接合の順方向電
圧をVPNとすると、端子５１における基準電圧
VREFは次式の如く表わされる。
点Ａの電位をVAとし、トランジスタ４８，５０
及びダイオードD1〜D3夫々のPN接合の順方向電
圧をVPNとすると、端子５１における基準電圧
VREFは次式の如く表わされる。
VREF＝VA＋VPN
但し、抵抗R3に流れる電流ｉとして、
VA−VPN＞Vcc−R3×ｉ−3VPN
となるようにR3×ｉをある程度大きく設定して
いる。
いる。
このため、第２図におけるビツト線１５ａ，１
５ｂの電位は、常時ダミービツト線４６ａ，４６
ｂの電位VAと同一となる。
５ｂの電位は、常時ダミービツト線４６ａ，４６
ｂの電位VAと同一となる。
第２図示の装置の読み出し動作について説明す
るに、リード／ライト制御アンプ３１にＨレベル
の制御信号が入来して、FET２１ａ，２１ｂが
夫々オフとされ、かつFET３２ａ，３２ｂがオ
ンとされた読み出し時において、ワードドライバ
２２の出力がＨレベルでFET１３，１４がオン
とされ、かつビツトドライバ２３の出力がＨレベ
ルでFET２４ａ，２４ｂがオンとされメモリセ
ル１０が選択されると共にFET３０がオフされ
てビツト線の短絡が解除される。
るに、リード／ライト制御アンプ３１にＨレベル
の制御信号が入来して、FET２１ａ，２１ｂが
夫々オフとされ、かつFET３２ａ，３２ｂがオ
ンとされた読み出し時において、ワードドライバ
２２の出力がＨレベルでFET１３，１４がオン
とされ、かつビツトドライバ２３の出力がＨレベ
ルでFET２４ａ，２４ｂがオンとされメモリセ
ル１０が選択されると共にFET３０がオフされ
てビツト線の短絡が解除される。
このとき、例えばメモリセル１０のFET１１
がオンでFET１２がオフの記憶状態であるとす
ると、ビツト線１５ａよりFET１３，１１に電
流が流れ、ビツト線１５ｂからFET１４側へ電
流は流れない。上記FET１３，１１に流れる電
流はFET１７ａ及びトランジスタ３５ａより供
給される。勿論トランジスタ３５ａは定電流源３
３ａにも電流を供給している。また、トランジス
タ３５ｂは定電流源３３ｂに電流を供給するのみ
である。
がオンでFET１２がオフの記憶状態であるとす
ると、ビツト線１５ａよりFET１３，１１に電
流が流れ、ビツト線１５ｂからFET１４側へ電
流は流れない。上記FET１３，１１に流れる電
流はFET１７ａ及びトランジスタ３５ａより供
給される。勿論トランジスタ３５ａは定電流源３
３ａにも電流を供給している。また、トランジス
タ３５ｂは定電流源３３ｂに電流を供給するのみ
である。
従つて、トランジスタ３５ａのコレクタ電流は
トランジスタ３５ｂのコレクタ電流より大とな
り、出力端子３７ａはＬレベルで出力端子３７ｂ
はＨレベルとなる。このときにおいても、ビツト
線１５ａ，１５ｂ夫々は、トランジスタ３５ａ，
３５ｂによつて電位VAにクランプされている。
このようにビツト線１５ａ，１５ｂの電位は
FET１１，１２のオン・オフに拘らず、一定に
保持され、ビツト線１５ａ，１５ｂに流れる電流
値を検出するために高速の情報読み出しが可能と
なる。
トランジスタ３５ｂのコレクタ電流より大とな
り、出力端子３７ａはＬレベルで出力端子３７ｂ
はＨレベルとなる。このときにおいても、ビツト
線１５ａ，１５ｂ夫々は、トランジスタ３５ａ，
３５ｂによつて電位VAにクランプされている。
このようにビツト線１５ａ，１５ｂの電位は
FET１１，１２のオン・オフに拘らず、一定に
保持され、ビツト線１５ａ，１５ｂに流れる電流
値を検出するために高速の情報読み出しが可能と
なる。
また、読み出し時に従来の如くビツト線１５
ａ，１５ｂの電位が変化すると、メモリセルの記
憶情報が書き換わるおそれがある。例えばビツト
線１５ａ，１５ｂに接続された任意のメモリセル
が読み出されてビツト線１５ａがＨレベルでビツ
ト線１５ｂがＬレベルである状態の後、メモリセ
ル１０が選択されたとする。この場合、ビツト線
１５ｂのレベルが低すぎると、メモリセル１０の
FET１１が強制的にオフとなりメモリセル１０
の記憶情報が反転してしまうおそれがある。
ａ，１５ｂの電位が変化すると、メモリセルの記
憶情報が書き換わるおそれがある。例えばビツト
線１５ａ，１５ｂに接続された任意のメモリセル
が読み出されてビツト線１５ａがＨレベルでビツ
ト線１５ｂがＬレベルである状態の後、メモリセ
ル１０が選択されたとする。この場合、ビツト線
１５ｂのレベルが低すぎると、メモリセル１０の
FET１１が強制的にオフとなりメモリセル１０
の記憶情報が反転してしまうおそれがある。
しかし、本発明装置では、このような場合にも
ビツト線１５ａ，１５ｂは読み出し時には常に電
位VAに保持されているため、上記の如き記憶情
報の反転がおきるおそれはない。
ビツト線１５ａ，１５ｂは読み出し時には常に電
位VAに保持されているため、上記の如き記憶情
報の反転がおきるおそれはない。
ところで、ビツトドライバ２３の出力がＬレベ
ルでビツト線１５ａ，１５ｂが非選択の状態で
は、FET３０がオンとなり、ビツト線１５ａ，
１５ｂは短絡される。これによつてビツト線１５
ａ，１５ｂに接続された多数のメモリセルのうち
いずれかのメモリセルに接続されたワード線がＨ
レベルであつても、この非選択のビツト線１５
ａ，１５ｂは同電位となる。この状態は、第３図
示のダミーセル４５及びダミービツト線４６ａ，
４６ｂと同一であり、ビツト線１５ａ，１５ｂの
電位はVAである。
ルでビツト線１５ａ，１５ｂが非選択の状態で
は、FET３０がオンとなり、ビツト線１５ａ，
１５ｂは短絡される。これによつてビツト線１５
ａ，１５ｂに接続された多数のメモリセルのうち
いずれかのメモリセルに接続されたワード線がＨ
レベルであつても、この非選択のビツト線１５
ａ，１５ｂは同電位となる。この状態は、第３図
示のダミーセル４５及びダミービツト線４６ａ，
４６ｂと同一であり、ビツト線１５ａ，１５ｂの
電位はVAである。
また、リード／ライト制御アンプ３１にＬレベ
ルの制御信号が入来する書き込み時にはFET３
２ａ，３２ｂがオフとされ、FET２１ａ，２１
ｂがオンとされ、このときビツトドライバ２３の
出力がＨレベルでFET２４ａ，２４ｂがオンで
あれば、ビツト線１５ａ，１５ｂはデータ線２６
ａ，２６ｂを介してライトアンプ２０の入力端子
２０ａに入来する書き込みデータの値に応じてＨ
レベル又はＬレベルとなる。この状態において
も、トランジスタ３５ａ，３５ｂ夫々のエミツタ
電流は定電流源３３ａ，３３ｂに流れ、トランジ
スタ３５ａ，３５ｂ夫々のエミツタは電位VAに
保持されている。
ルの制御信号が入来する書き込み時にはFET３
２ａ，３２ｂがオフとされ、FET２１ａ，２１
ｂがオンとされ、このときビツトドライバ２３の
出力がＨレベルでFET２４ａ，２４ｂがオンで
あれば、ビツト線１５ａ，１５ｂはデータ線２６
ａ，２６ｂを介してライトアンプ２０の入力端子
２０ａに入来する書き込みデータの値に応じてＨ
レベル又はＬレベルとなる。この状態において
も、トランジスタ３５ａ，３５ｂ夫々のエミツタ
電流は定電流源３３ａ，３３ｂに流れ、トランジ
スタ３５ａ，３５ｂ夫々のエミツタは電位VAに
保持されている。
また、書き込みが終了した後、ビツト線１５
ａ，１５ｂ夫々はトランジスタ３５ａ，３５ｂに
よつて電位VAに急速に戻され、次の読み出し動
作を高速に行なうことができる。
ａ，１５ｂ夫々はトランジスタ３５ａ，３５ｂに
よつて電位VAに急速に戻され、次の読み出し動
作を高速に行なうことができる。
第４図はセンスアンプ回路の変形例の回路図を
示す。第４図の回路においては、負荷抵抗として
ＰチヤンネルMOSのFET５５ａ，５５ｂが用い
てある。FET５５ａ，５５ｂ夫々のゲートには
電源電圧VEEが印加され、これらはオン状態とさ
れている。
示す。第４図の回路においては、負荷抵抗として
ＰチヤンネルMOSのFET５５ａ，５５ｂが用い
てある。FET５５ａ，５５ｂ夫々のゲートには
電源電圧VEEが印加され、これらはオン状態とさ
れている。
この回路では、メモリセル１０等のFET１１
〜１４に酸化膜の厚さ等製造上のバラツキが生
じ、選択されたメモリセルに流入する電流が変動
しても、FET５５ａ，５５ｂも製造上のバラツ
キのためそのオン抵抗がメモリセルの電流変動と
は逆方向に変動し、端子３７ａ，３７ｂ夫々の電
位は略一定に保持される。同様に、温度変動、電
源電圧変動に対しても端子３７ａ，３７ｂ夫々の
電位は略一定に保たれる。
〜１４に酸化膜の厚さ等製造上のバラツキが生
じ、選択されたメモリセルに流入する電流が変動
しても、FET５５ａ，５５ｂも製造上のバラツ
キのためそのオン抵抗がメモリセルの電流変動と
は逆方向に変動し、端子３７ａ，３７ｂ夫々の電
位は略一定に保持される。同様に、温度変動、電
源電圧変動に対しても端子３７ａ，３７ｂ夫々の
電位は略一定に保たれる。
上述の如く、本発明によれば、一対のビツト線
夫々を流れる電流を検出するため、情報の読み出
しを高速に行なうことができ、読み出し時に全ビ
ツト線は一定電位に保持されるためメモリセルの
記憶情報が誤つて書き換えられるおそれがなく、
更に、情報の書き込み後、全ビツト線が読み出し
時の電位となるまでの時間が短かく、すぐに読み
出しが可能である。
夫々を流れる電流を検出するため、情報の読み出
しを高速に行なうことができ、読み出し時に全ビ
ツト線は一定電位に保持されるためメモリセルの
記憶情報が誤つて書き換えられるおそれがなく、
更に、情報の書き込み後、全ビツト線が読み出し
時の電位となるまでの時間が短かく、すぐに読み
出しが可能である。
第１図は本発明の半導体記憶装置の原理ブロツ
ク図、第２図は本発明装置の一実施例の回路図、
第３図は基準電圧生成回路の一実施例の回路図、
第４図はセンスアンプ回路の変形例の回路図、第
５図は従来装置の一例の回路図である。 図中において、１，１０はメモリセル、２は読
出手段、３ａ，３ｂ，１５ａ，１５ｂはビツト
線、４は短絡手段、１１〜１４，２１ａ，２１
ｂ，２４ａ，２４ｂ，３０，３２ａ，３２ｂ，５
５ａ，５５ｂはFET、２２はワードドライバ、
２３はビツトドライバ、３５ａ，３５ｂ，４８，
５０はバイポーラトランジスタ、４５はダミーセ
ル、４６ａ，４６ｂはダミービツト線である。
ク図、第２図は本発明装置の一実施例の回路図、
第３図は基準電圧生成回路の一実施例の回路図、
第４図はセンスアンプ回路の変形例の回路図、第
５図は従来装置の一例の回路図である。 図中において、１，１０はメモリセル、２は読
出手段、３ａ，３ｂ，１５ａ，１５ｂはビツト
線、４は短絡手段、１１〜１４，２１ａ，２１
ｂ，２４ａ，２４ｂ，３０，３２ａ，３２ｂ，５
５ａ，５５ｂはFET、２２はワードドライバ、
２３はビツトドライバ、３５ａ，３５ｂ，４８，
５０はバイポーラトランジスタ、４５はダミーセ
ル、４６ａ，４６ｂはダミービツト線である。
Claims (1)
- 【特許請求の範囲】 １ フリツプフロツプ構造の複数のメモリセル１
をマトリクス状に配列したメモリ素子より任意の
メモリセル１を選択し、選択されたメモリセル１
が接続された一対のビツト線３ａ，３ｂを介して
該選択されたメモリセル１の記憶情報を読み出す
半導体記憶装置において、 ベースが各々基準電源３６に共通に接続され、
コレクタが各々負荷を介して電源線Vccに接続さ
れ、エミツタが一対のビツト線の各々に接続され
た２つのトランジスタ３５ａ，３５ｂから構成さ
れて、読み出し時に、該選択されたメモリセル１
が接続された一対のビツト線３ａ，３ｂ各々を略
同一の第１の電位に保持すると共に、該選択され
たメモリセル１の記憶情報に応じて該一対のビツ
ト線３ａ，３ｂ各々に流れる電流の差を検出して
前記トランジスタ３５ａ，３５ｂのコレクタから
該記憶情報を読み出す読出手段２と、 情報の読み出しが行なわれない非選択の複数対
のビツト線３ａ，３ｂを全て各対毎に短絡して略
同一の第２の電位に保持する短絡手段４とを有
し、 前記読出手段２の該基準電位を該第２の電位よ
り前記トランジスタ３５ａ，３５ｂのベース・エ
ミツタ間電圧分だけ高い電位に設定して、前記第
１の電位を前記第２の電位と等しい値に保持して
なることを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073224A JPS62231491A (ja) | 1986-03-31 | 1986-03-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61073224A JPS62231491A (ja) | 1986-03-31 | 1986-03-31 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62231491A JPS62231491A (ja) | 1987-10-12 |
| JPH0453038B2 true JPH0453038B2 (ja) | 1992-08-25 |
Family
ID=13511991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61073224A Granted JPS62231491A (ja) | 1986-03-31 | 1986-03-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62231491A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3031298B2 (ja) * | 1997-06-18 | 2000-04-10 | 日本電気株式会社 | 電流検出型センスアンプ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5658193A (en) * | 1979-10-16 | 1981-05-21 | Nec Corp | Semiconductor memory device |
| JPS595989B2 (ja) * | 1980-02-16 | 1984-02-08 | 富士通株式会社 | スタティック型ランダムアクセスメモリ |
-
1986
- 1986-03-31 JP JP61073224A patent/JPS62231491A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62231491A (ja) | 1987-10-12 |
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