JPH04543A

JPH04543A - 入出力処理制御方式

Info

Publication number: JPH04543A
Application number: JP10093690A
Authority: JP
Inventors: Yoshifumi Ojiro; 雄城　嘉史
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-04-17
Filing date: 1990-04-17
Publication date: 1992-01-06
Anticipated expiration: 2013-11-11
Also published as: JP2822582B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［目　次］概要産業上の利用分野従来の技術と発明が解決しようとする課題課題を解決す
るための手段作用実施例（第１図、第２図）発明の効果〔概要〕中央処理装置（ＣＰＵ）の配下にあるハードウェア（入
出カプロセッサ（ＩＯＰ）　）が入出力処理の経路状態
と、入出力装置の状態を管理情報ブロック（ＳＣＨ）と
して管理し、中央処理袋ｆｉ　（ＣＰＵ）が入出力命令
を実行するとき、該入出力命令が指示する入出力制御パ
ラメータを変換し、該管理情報ブロック（ＳＣＨ）に設
定して投入した、入出力処理要求の待ち行列（ＳＣＨキ
ュー）の管理と、該入出力処理の経路選択を、上記ハー
ドウェアが実行する入出力処理制御方式を用い、且つ、
該ハードウェアにおいて、同一の経路を使用する入出力
装置群に対して、少なくとも、論理的な上記待ち行列（
ＳＣＨキュー）を構成し、各待ち行列（ＳＣＨキュー）
の中で最高の優先順位を持つ入出力処理要求に対して起
動の試行を行う計算機システムにおける入出力処理制御
方式に関し、中央処理装置（ｃｐｕ）　／入出カプロセッサ（ＩＯＰ
）側の処理速度と、入出力制御装置（ＩＯＣ）側のビジ
ー解除タイミングとが同期したことにより、特定の入出
力処理要求が長期間待たされてしまう問題を入出カプロ
セッサ（ＩＯＰ）側において解消することを目的とし、ある入出力処理要求に対する試行の結果、該入出力処理
の起動が不可能で、該入出力処理要求を、上記待ち行列
（ＳＣＨキュー）に留める使用中条件が検出されたとき
、入出力装置の使用中条件の場合には、該入出力処理要
求を、同一経路を使用する他の入出力装置の入出力処理
要求よりも、該待ち行列（ＳＣＨキュー）内における起
動の優先順位が低くなる位置に移動し、該使用中条件が
、経路使用中条件の場合には、該入出力処理要求を、該
待ち行列（ＳＣＨキュー）内における起動の優先順位が
高い位置に引き続き保持するように管理する。又は、入
出力処理起動試行時に、該入出力処理要求が発行されて
からの経過時間がある一定値を越えない場合には、他の
入出力装置の入出力処理要求より、該待ち行列内におけ
る優先順位が低（なる位置に移動し、ある一定時間を越
えた場合には、該待ち行列内における優先順位を高い位
置に保持するように管理するように構成する。

［産業上の利用分野］本発明は、入出力処理要求の待ち行列の管理と、入出力
処理要求の個々が使用可能な入出力経路を選択する処理
を、中央処理装置（ＣＰＵ）の配下の入出カプロセッサ
（ＩＯＰ）が行う計算機システムにおける入出力処理制
御方式に係り、特に、中央処理装置（ＣＰＵ）　／入出
カプロセッサ（ＩＯＰ）側の処理速度と、入出力制御装
置（ＩＯＣ）側のビジー解除タイミングとが同期したこ
とにより、特定の入出力処理要求が長期間待たされてし
まう問題を解消する入出力処理制御方式に関する。

最近の計算機システムによるデータ処理の多様化等によ
り、該計算機システムに接続される入出力装置（Ｉｌｏ
）の数も増大しており、中央処理装置（ＣＰＵ）が発行
する入出力命令の形態も、従来のスタート入出力（ＳＩ
Ｏ）命令の如く、中央処理装置（ＣＰＵ）が、該スター
ト入出力（ＳＩＯ）命令のオペランドの指示するチャネ
ル装置（ＣＨ）、及び、入出力装置（Ｉｌｏ）の動作状
態を認識して、該スタート入出力（ＳＩＯ）命令を発行
し、チャネル装置（ＣＨ）がチャネル制御語（ＣＣＷ）
を読み出す方式では、中央処理装置（ＣＰＵ）でのオー
バヘッドが増大することから、最近では、中央処理装置
（ＣＰＵ）は、入出力装置（Ｉｌｏ）に対応して設けら
れているサブチャネルの番号等をオペランドとするスタ
ートサブチャネル（ＳＳＣＨ）命令を入出カプロセッサ
（ＩＯＰ）に伝達して、従来、中央処理袋ｘ　（ＣＰＵ
）が行っていた入出力装ｆ（Ｉｌｏ）に至る経路（パス
）の選択を入出カプロセッサ（ＩＯＰ）に移管し、中央
処理装置（ＣＰＵ）は該入出カプロセッサ（ＩＯＰ）か
らの上記スタートサブチャネル（ＳＳＣＨ）命令が、正
常に伝達されたことの応答を得ると、すぐ、次の命令の
実行に移る形式％式％従来から、中央処理装置（ＣＰＵ）側の処理速度と、入
出力制御装置（ＩＯＣ）側のビジー解除タイミングとが
同期した場合、特定の入出力処理要求が長期間待たされ
てしまう問題があった。

この場合、上記従来の入力処理制御方式では、オペレイ
ティングシステム（Ｏ３）中の入出力処理ルーチン等に
おいて、該当の入出力命令の発行タイミング・をずらせ
る等して対処していたが、前述のように、中央処理装置
（ＣＰＵ）での入出力処理に関係したオーバヘッドを削
減すべく、入出カプロセッサ（ＩＯＰ）を導入して、入
出力処理に関する経路選択を該入出カプロセッサ（ＩＯ
Ｐ）で行う形式の入出力処理制御方式では、該オペレイ
ティングシステム（Ｏ８）で、上記同期状態の発生を認
識できないことから、該入出カプロセッサ（ＩＯＰ）側
で対処することが必要とされるようになってきた。

〔従来の技術と発明が解決しようとする課題〕第３図は
従来の入出力処理制御方式を説明する図であって、（ａ
）はシステム構成の例を示し、（ｂ）はサブチャネルの
フォーマット例を示し、（ｃ）はサブチャネルキュー制
御ブロック（ＳＱＣＢ）のフォーマット例を示し、（ｄ
ｌ）はサブチャネルエンキュー処理の例を示し、（ｄ２
）は入出カプロセッサ（ＩＯＰ）の起動論理例を示し、
（ｅ）は同期の問題を模式的に示している。

（ａ）図において、入出カプロセッサ（ＩＯＰ）　２は
、全ての入出力装置５１〜５３の状態管理と、中央処理
装置（ＣＰＵ）　１が発行する入出力命令（ＳＳＣＨ）
に基づく入出力処理要求／処理の管理を行う為、入出力
装置５１〜５３に１対１で作成されるサブチャネル（Ｓ
ＣＨ）　２０１〜２０３と呼ばれる管理情報ブロックを
、図示していない内部メモリに持っている。

該サブチャネル（ＳＣＨ）　２０１〜２０３の従来のフ
ォーマット例を（ｂ）図に示す。

該サブチャネル（ＳＣＨ）　２０１〜２０３は、対応す
る入出力装置５１〜５３の状態管理を行う為の情報を保
持すると共に、中央処理装置（ＣＰＵ）　１が実行する
ソフトウェアから依願された入出力処理要求を保持し、
入出力装置５１〜５３に対する起動が完了する迄、後述
の待ち行列（サブチャネルキュー）２０内に投入されて
、該入出力処理要求の起動に関する入出カプロセッサ（
ＩＯＰ）　２の処理（ＩＯＰ処理）を待つ。

中央処理装置（ＣＰＵ）　１では、上記ソフトウェアが
動作する。該ソフトウェアは、その内部に、上位アプリ
ケーションプログラムから要求された入出力要求（Ｉ１
０要求）を、各入出力装置５１〜５３毎に、待ち行列の
形で管理をする。

即ち、入出カプロセッサＣｌ０Ｐ）　２から、ある入出
力装置５１〜５３の入出力動作が終了したことを、入出
力割込み（１１０割込み）により通知されると、該ソフ
トウェアは、該入出力装置５１〜５３の次なる入出力要
求が、上記待ち行列内に存在しないか否かを調査し、存
在した場合には、入出力命令（前述の、５ＳＣＨ命令）
により、該入出カプロセッサ（ＩＯＰ）　２に対して入
出力処理要求を伝達する。

このとき、前述のように、該入出力命令のオペランドが
指示する入出力制御パラメータを、入出カプロセッサ（
ＩＯＰ）　２が処理し易い形式に変換して、該管理情報
ブロック（ＳＣＩ（）　２０１〜２ｏ３に設定する。

（ａ）図において、中央処理装置（ＣＰＵン１内に図示
しである１１１，１１２．〜は、入出力装置５１に対応
する入出力要求群であり、待ち行列を構成している。同
様に、１２Ｌ１２２．〜，１３１，１３２．〜は入出力
装置５２．５３に対応する入出力要求群である。これら
の入出力要求が、該ソフトウェアにより順次、入出カプ
ロセッサ（ＩＯＰ）　２に伝達される。

次に、（ｂ）図により、上記サブチャネル（ＳＣ）Ｉ）
２０１〜２０３の概略構成を説明する。

前述のように、該サブチャネルＣ３ＣＨ）　２０１〜２
゜３は、上記の各入出力装置５１〜５３に対応して、入
出カプロセッサ（ＩＯＰ）　２の内部メモリに設けられ
ており、ソフトウェアからの入出力命令（ＳＳＣＨ）に
より、該入出力命令のオペランドが指示する入出力制御
パラメータが変換されて、該人出カ命令の５Ｃ）ｌ　Ｎ
αが指示する位置のサブチャネル（ＳＣＨ）　２０１〜
２０３に設定される。

（ｂ）図において、［入出力装置状態記述子」は入出力
装置５１〜５３の状態を管理する為のものであり、入出
力要求がサブチャネル（ＳＣＨ）　２０１〜２０３内部
に存在するか否か、又、該入出力処理が現在実行中であ
るか否か、実行中であるならばアクティブにデータ転送
を行っている最中が、或いは、チャネル１００〜１０１
　とのインタフェースは使用しないで、入出力装置５１
〜５３側のみで、入出力処理の準備／後始末処理を行っ
ているが等の情報が記述される。そして、この「入出力
装置状態記述子」中の例えば、最上位ビット　（斜線で
示す）が“１′であると、後述の待ち行列（サブチャネ
ルキュー）２０中に存在していることを示している。

又、本サブチャネル（ＳｃＨ）２０１〜２ｏ３ニは、「
待ち行列前方向ポインタ」　「待ち行列後方向ポインタ
」が用意されており、それぞれ、サブチャネル（ＳＣＨ
）　２０１〜２０３を待ち行列２ｏとして管理する為の
キューポインタであり、待ち行列中の前方向、後方向の
サブチャネル（ＳＣＨ）　２０１〜２０３の識別子であ
る。

該サブチャネル（ＳＣＨ）　２０１〜２０３が待ち行列
の先頭、或いは、末尾る位置する場合、それぞれの前方
向ポインタ、或いは、後方向ポインタに該サブチャネル
（ＳＣＨ）　２０１〜２０３自身の識別子が入るように
構成される。

「接続チャネル数」は、この入出力装置５１〜５３に到
達する為の経路が何本あるがを示す、例えば、符号なし
８ビツトの２進数値が記述される。

（ｂ）図の例では、最大８経路である。通常、入出力装
置５１〜５３は、単一のユニットアドレス（ＵＡ）によ
りアドレスされるので、経路を一つ選択するということ
は、一つのチャネル１００〜を選択することである。

つまり、ある入出力装置５１〜５３に関して、Ｎ本の経
路があるということは、異なるＮ個のチャネル１００〜
と接続されているということである。

この接続チャネル１００〜の識別子が、「接続チャネル
０」〜「接続チャネル７」に記述される。

入出カプロセッサ（ＩＯＰ）　２は、サブチャネル（Ｓ
ＣＨ）の起動を試行するとき、あるサブチャネル（ＳＣ
Ｈ）　２０１〜２０３を、待ち行列（サブチャネルキュ
−）２０から取得すると、そのサブチャネル（ＳＣＨ）
２０１〜２０３の内部に記述されている上記チャネル群
の内、現在使用可能状態にあるものを一つ選択し、その
チャネル１００〜に対して、該サブチャネル（ＳＣＨ）
　２０１〜２０３の内部に記述されている情報を伝達し
、該伝達情報を受信したチャネル１００〜は、該情報の
内の上記ユニットアドレス（ＵＡ）を使用して、入出力
インタフェースのバスアービトレーションを行い、該当
入出力装置５１〜に起動を行う。

一般に、入出カプロセッサ（ＩＯＰ）　２内に作成され
る入出力処理要求の上記待ち行列（サブチャネルキュー
）２０は、１本ではない。

１本であると、その先頭に位置するサブチャネルとは無
関係のチャネル１００〜が使用可能でも、該待ち行列処
理とリンクできないので効率が悪い為である。一方、数
が多すぎると、管理が複雑となり、又、待ち行列相互は
、ラウントロピン方式等により選択されるので、事実上
、平均待ち時間が大幅に伸びる可能性がある。

二のようなことから、現在の多くの計算機システムでは
、入出力制御装置１０間で、入出力装置５１〜５３を共
用する、つまり、入出力装置５１〜５３への経路が、入
出力制御装置１０を跨ぐことが殆どないという事実に着
目し、該入出力制御装置１０に対応して、該待ち行列（
サブチャネルキュー）２０を作成している。

上記（ｂ）図に示したサブチャネル（ＳＣＨ）　２０１
〜２０３内の「待ち行列識別情報（ＳＱＣＢ番号）」は
、上記入出力装置５１〜５３が接続される入出力制御装
置１０〜のシステム内の通し番号であると考えればよい
。

この入出力制御装置１０〜をシステム内で一義に指定す
る数値を、該サブチャネル（ＳＣＨ）　２０１〜２０３
の上記「待ち行列識別情報（ＳＱＣＢ番号）」域に、例
えば、パワーオンリセット時等において設定しておくこ
とにより、該サブチャネル（ＳＣ）ｌ）　２０１〜２０
３に対して待ち行列処理を行う場合に、サブチャネル（
ＳＣＨ）　２０１〜２０３と、待ち行列（サブチャネル
キュー）２０との対応を容易に取ることができるように
なる。

該待ち行列（サブチャネルキュー）２０の管理は、やは
り、入出カプロセッサ（ＩＯＰ）　２の内部メモリに、
上記入出力制御装置１０〜に対応して取得されるサブチ
ャネルキュー管理ブロック（ＳＱＣＢ）　２１により行
われる。

（Ｃ）図は該サブチャネルキュー管理ブロック（ＳＱＣ
Ｂ）　２１のフォーマット例を示したものである。

本図において、「入出力制御装置状態記述子」は、この
サブチャネルキュー管理ブロック（ＳＱＣＢ）２１に対
応する入出力制御装置１０の状態を、入出カプロセッサ
（ＩＯＰ）　２が管理する為の情報域である。ここには
、この入出力制御装置１０がサポートする物理プロトコ
ル情報や、サポート機能情報、更に、現在、該入出力制
御装置１０の使用中条件が存在するか否か等が記述され
る。

次に「待ち行列中サブチャネル数」は、該サブチャネル
キュー管理ブロック（ＳＱＣＢ）　２１が管理している
待ち行列（サブチャネルキュー）２０にエンキューされ
ているサブチャネル（ＳＣＨ）　２０１〜２０３の数を
記述している。

その次の「先頭サブチャネル識別子」　「末尾サブチャ
ネル識別子」は、該待ち行列２０の先頭。

末尾のサブチャネル（ＳＣＨ）　２０１〜２０３を記述
する識別子が記入されている。

「前方５ＱＣＢポインタ」　［後方５ＱＣＢポインタＪ
は、入出力制御装置１０に対応して設けられている上記
待ち行列２０の長さ（キューイングされているサブチャ
ネルの数）が０゛でないサブチャ矛ルキュー管理ブロッ
ク（ＳＱＣＢ）　２１の相互を結合する為の前後方向ポ
インタであり、内容は、該５ＱＣＢリスト構造の前後に
位置するサブチャネルキュー管理ブロック（ＳＱＣＢ）
　２１の識別子が記入されている。

これは、該サブチャネル待ち行列の構造が、ラウントロ
ピン方式により、２次元構造になっている為（（ａ）図
の入出カプロセッサ（ＩＯＰ）　２参照）であり、有効
な入出力処理要求を保持するサブチャネル（ＳＣＨ）　
２０１〜２０３が一つ以上接続されているサブチャネル
キュー管理ブロック（ＳＱＣＢ）　２１のみがリスト結
合されて、入出カプロセッサ（ＩＯＰ）２により走査さ
れることにより、そのサブチャネルキュー管理ブロック
（ＳＱＣＢ）　２１の一つが管理しているサブチャネル
キュー２０の先頭のサブチャネル（ＳＣＨ）　２０１〜
２０３が取り出されて起動されることになる。

次に、中央処理装置（ＣＰＵ）　１が入出力命令（ＳＳ
ＣＨ）を発行した時点で、入出カプロセッサ（ＬＯＰ）
　２が、該中央処理装置（ＣＰＵ）　１から依願された
サブチャネル（ＳＣＨ）　２０１〜２０３を、上記待ち
行列（サブチャネルキュー）２０に投入（エンキュー）
する処理と、該待ち行列からサブチャネル（ＳＣＨ）　
２０１〜２０３を取り出して（デキューして）起動を試
みる処理について、（ｄｉ）　、　（ｄ２）図により説
明する。

先ず、（ｄｌ）図において、中央処理装置（ＣＰＵ）　
１が、前述の入出力命令（ＳＳＣＨ）を発行すると、該
入出力命令（ＳＳＣＨ）が指示するサブチャネル番号（
ＳＣＨＮｏ、）に基づいて、該当のサブチャネル（ＳＣ
Ｈ）　２０１〜２０３に対して、該入出力命令（ＳＳＣ
Ｈ）のオペランドが指示する入出力制御パラメータを、
入出カプロセッサ（ＩＯＰ）　２が使用し易い形式に変
換したものを設定し、該サブチャネル（ＳＣＨ）　２０
１〜２０３の、予め、設定されている前述のｒ　５ＱＣ
Ｂ番号」を認識して、該ｒ　５ＩＩＣＢ番号」の指示す
るサブチャネルキュー２０にエンキューする。

そして、該サブチャネルキュー管理ブロック（ＳＱＣＢ
）　２１が５ＱＣＢリスト構造に繋がっていれば、いず
れ、入出カプロセッサ（ＩＯＰ）　２により走査される
が、その時点まで、該当サブチャネルキュー管理ブロッ
ク（ＳＱＣＢ）　２１内のサブチャネル（ＳＣＨ）２０
１〜２０３がなくて、上記５ＱＣＢリスト構造内に繋が
っていなかった場合には、当該サブチャネルキュー管理
ブ０７り（ＳＱＣＢ）　２１を、該５ＱＣＢリスト構造
の末尾に組込んで、該サブチャネルエンキュー処理を終
了する。

次に、（ｄ２）図に示したように、上記有効なサブチャ
ネルキュー管理ブロック（ＳＱＣＢ）　２１が連鎖され
ているリスト構造を、入出カプロセッサ（ＩＯＰ）２が
走査して、サブチャネル（ＳＣＨ）　２０１〜２０３を
取り出すが、その図示されていない５ＱＣＢポインタに
より、現在のポインタが指示しているサブチャネルキュ
ー管理ブロック（ＳＱＣＢ）　２１をフェッチし、該サ
ブチャネルキュー管理ブロック（ＳＱＣＢ）　２１内の
、前述の「待ち行列サブチャネル数」が０′であると、
該当入出力制御装置ｌＯ配下にあり、入出力処理要求中
の入出力装置５１〜はないことになるので、該リスト結
合からデキューし、次の５ＱＣＢポインタが指示してい
るサブチャネルキュー管理ブロック（ＳＱＣＢ）　２１
をフェッチする。

（処理ステップ３００〜３０２．３１０参照）上記５Ｑ
ＣＢリスト結合の先頭／末尾は、入出カプロセッサ＜ｌ
０Ｐ）　２の内部メモリにあるサブチャネルキュー管理
ブロック−リスト制御ブロック（ＳＱＬＣＢ）　２２に
よりポイントされており、上記の処理で、次のサブチャ
ネルキュー管理ブロック（ＳＱＣＢ）２１へ５ＱＣＢポ
インタを移したとき、該サブチャネルキュー管理ブロッ
ク（ＳＱＣＢ）　２１の後方向ポインタが該５ＱＣＢ自
身であった場合、上記５ＱＬＣＢ　２２の先頭識別子が
新たなポインタとしてフェッチされる。

上記５ＱＬＣＢ　２２と、５ＱＣＢ　２１と、サブチャ
ネル（ＳＣＨ）　２０１〜との相互関係を概念的に示し
たものが（ａ）図での入出カプロセッサ（ＩＯＰ）　２
内の２次元構造図である。

上記のサブチャネルキュー管理ブロック（ＳＱＣＢ）２
１において、「待ち行列サブチャネル数」が０′でなけ
れば、当該サブチャネルキュー２０中に、入出力処理要
求中のサブチャネル（ＳＣＨ）　２０１〜２０３が存在
することになるので、該サブチャネルキュー管理ブロッ
ク（ＳＱＣＢ）　２１で管理しているサブチャネルキュ
ー２０の先頭のサブチャネル（ＳＣＨ）　２０１〜２０
３をフェッチする。

該サブチャネル（ＳＣＨ）　２０１〜２０３の内部に記
述されている前述のチャネル１００〜．対応する入出力
装置５１〜５３を見て、デバイスビジー、又は、使用可
能な経路、即ち、チャネル１００〜が無ければ、該サブ
チャネル（ＳＣＨ）　２０１〜２０３を、サブチャネル
キューの末尾に移動する。（処理ステップ３０３〜３０
５参照）上記において、デバイスフリー、且つ、使用可能な経路
、即ち、チャネル１００〜が有れば、そのチャネル１０
０〜に対して、該サブチャネル（ＳＣＨ）２０１〜２０
３の情報を伝達し起動する。

該起動が失敗した場合（即ち、サブチャネル（ＳＣ８）
　２０１〜内の情報で起動可能であっても、実際の入出
力装置５１〜では未だビジー状態であったり、他の入出
力制御装置１０からアクセスされていることがあること
による）には、該サブチャネル（ＳＣＨ）　２０１〜２
０３を、サブチャネルキュー２０の末尾に移動するが、
起動が成功すれば、該サブチャネル（ＳＣＨ）　２０１
〜２０３をサブチャネルキュー２０からデキューする。

（処理ステップ３０４　、３０６〜３１０参照）上記のように、従来の入出力処理制御方式においては、
サブチャネルキュー２０はラウントロピン方式で管理さ
れている以上、全体として、先入れ先出しくＦＩＦＯ）
が満足されていないのは当然の帰着であるが、上記サブ
チャネルキュー管理ブロック（ＳＱＣＢ）　２１配下の
サブチャネルキュー２０内でのＦＩＦＯも達成されてい
ない。

即ち、上記（ｄ２）図に示したＩＯＰ起動論理のフロー
において、右下角にマーク　（斜線マーク）したステッ
プ３０５，３０８において、８亥サフ゛チャネルキュー
管理ブロック（ＳＱＣＢ）　２１配下のサブチャネルキ
ュー２０内で、先頭のサブチャネル（ＳＣＨ）　２０１
〜は末尾に移動され、必ずしも、先頭のサブチャネル（
ＳＣＨ）　２０１〜が先に実行されない。

この為、以下のような事象が発生することがある。

第３図（ａ）において、入出力装置５１〜５３に対して
、複数個の入出力要求１１１〜，１２１〜，１３１〜が
中央処理装置（ＣＰＵ）　１の図示していない主記憶装
置内に存在している時、入出力装置５１に対する入出力
要求（例えば、図示の１１１）がサブチャネル（ＳＣＨ
）　２０１を経由して該入出力装置５１に投入され、起
動されたとする。

この入出力処理により、入出力制御装置１０がビジーと
なった時点で、入出力装置５２に対する入出力要求（例
えば、１２１）がサブチャネル（ＳＣＨ）２０２を経由
して、入出カプロセッサ（ＩＯＰ）　２にフェッチされ
ると、上記入出力制御装置１０が使用中条件である為に
、該サブチャネル（ＳＣＨ）　２０２は、上記入出力制
御装置１０に対応したサブチャネル制御ブロック（ＳＱ
ＣＢ）　２１配下のサブチャネルキュー２０の末尾に移
動される。（上記（ｄ２）図のフローのステップ３０５
参照）この後、入出力装置５１に対する要求１１１の処理が終
了して、中央処理装置（ＣＰＵ）　１の実行するソフト
ウェアが、即、該入出力装置５１に対する次の入出力要
求１１２を、入出力命令（ＳＳＣＨ）により発行し、該
入出力要求１１２の情報がサブチャネル（ＳＣ）Ｉ）　
２０１に格納され、サブチャネルキュー２０の末尾にエ
ンキューされる。

一般に、入出力制御装置１０の使用中条件等は、該入出
力制御装置ＩＯ側の条件により、入出力処理が終了して
も、尚、暫く、解除されない場合があり、ここで、上記
入出力装置５２に対する入出力要求１２１に対応するサ
ブチャネル（ＳＣＨ）　２０２が、再度ビジー条件に合
うと、該入出力要求１２１が格納されているサブチャネ
ル（ＳＣＨ）　２０２が、再度末尾に移動される結果、
上記、新たに投入された入出力装Ｗ５１に対する次の入
出力要求１１２が格納されているサブチャネル（ＳＣＨ
）　２０１の優先順位が高くなり、当初の優先順位関係
が繰り返されることになる。

若し、中央処理装置（ＣＰＵ）　１　／入出カプロセッ
サ（ＩＯＰ）　２側の処理速度と入出力制御装置１０側
のビジー解除タイミングとが、上記の関係で同期するよ
うなことがあると、サブチャネル（ＳＣＨ）　２０１の
起動が再度成功し、入出力要求１１２に対応する入出力
装置５１の処理が開始されてしまう。この関係を模式的
に示したものが、第ヰ図（ｅ）である。ここで、（）内
の数字は上記入出力要求の番号を示している。

該同期の現象が発生すると、上記サブチャネルキュー２
０でのサブチャネル（ＳＣＨ）　２０１と、サブチャネ
ル（ＳＣＨ）　２０２との優先順位関係がいつも同しく
即ち、サブチャネル（ＳＣＨ）　２０１の優先順位が高
い関係）となり、上記入出力要求１２１に対応した入出
力装置５２は長時間に渡って動作できなくなることにな
る。

上記の例は、入出力制御装置　１０での使用中条件に起
因して発生したものであるが、例えば、第３図（ａ）に
示した様な、３台以上の入出力装置５１〜５３が接続さ
れているケースでは、チャネル１００〜１０１の使用中
条件についても発生しうろことは容易に想定できること
である。

このような現象は、最近のように、入出カプロセッサ（
ＩＯＰ）　２が高機能化し、マイクロプログラムで制御
されていたりすると、１つのサブチャネル（ＳＣＨ）　
２０１が処理されて、次のサブチャネル２０２がフェッ
チされる迄の時間が長くなるとか、或いは、入出カプロ
セッサ（ＩＯＰ）　２の処理速度に比較して、中央処理
装置（ＣＰＵ）　１側の処理速度が向上すると、中央処
理装置（ＣＰＵ）　１が持っている、同じ入出力装置５
１に対する新たな入出力要求１１１．１１２〜が、入出
カプロセッサ（ＩＯＰ）　２に伝達され、サブチャネル
（ＳＣＨ）　２０１に投入される機会が多くなり、上記
のような同期現象も増加することになる。

中央処理装置（ＣＰＵ）　１が実行するオペレイティン
グシステム（Ｏ３）において、入出力制御の管理を行っ
ていた世代の計算機システムにおいては、上記の如き、
同期の問題は、例えば、オペレイティングシステム（Ｏ
３）上で、該同期状態にあって、処理されないでいる入
出力処理要求を検出すると、該入出力処理要求に対する
入出力命令の発行タイミングをずらせる等して対処して
いたが、最近の計算機システムように、中央処理装置（
ＣＰＵ）　１でのオーバヘッドを軽減させる目的で、入
出力処理の大部分を、入出カプロセッサ（ＩＯＰ）　２
で行わせている場合には、該入出力処理はオペレイティ
ングシステム（Ｏ８）には見えない事象であるので、入
出カプロセッサ（ＩＯＰ）　２側での対策が必要となる
。

本発明は上記従来の欠点に鑑み、入出力処理要求の待ち
行列の管理と、入出力処理要求側々の使用可能な入出力
経路を選択する処理を、ハードウェア、例えば、入出カ
プロセッサ（ＩＯＰ）で行う計算機システムにおいて、
中央処理装置（ＣＰＵ）　／入出カプロセッサ（ＩＯＰ
）側の処理速度と、入出力制御装置（ＩＯＣ）側のビジ
ー解除タイミングとが同期したことにより、特定の入出
力処理要求が長期間待たされてしまう問題を入出カプロ
セッサ（ＩＯＰ）側で解消することができる入出力処理
制御方式を提供することを目的とするものである。

〔課題を解決するための手段〕

上記の問題点は下記の如くに構成した入出力処理制御方
式によって解決される。

（１）　　中央処理装置（ＣＰＵ）の配下にあるハード
ウェアが入出力処理の経路状態と、入出力装置の状態を
管理情報ブロック（ＳＣＨ）として管理し、中央処理装
置（ＣＰＵ）が入出力命令を実行するとき、該入出力命
令が指示する入出力制御パラメータを変換して、該管理
情報ブロック（ＳＣＨ）に設定して投入した、入出力処
理要求の待ち行列（ＳＣＨキュー）の管理と、該入出力
処理の経路選択を、上記ハードウェアが実行する入出力
処理制御方式を用い、且つ、該ハードウェアにおいて、
同一の経路を使用する入出力装置群に対して、少なくと
も、論理的な上記待ち行列（ＳＣＨキュー）を構成し、
各待ち行列（ＳＣＨキュー）の中で最高の優先順位を持
つ入出力処理要求に対して起動の試行を行う計算機シス
テムにおいて、ある入出力処理要求に対する試行の結果、該入出力処理
の起動が不可能で、該入出力処理要求を、上記待ち行列
（ＳＣＨキュー）に留める使用中条件が検出されたとき
、入出力装置の使用中条件の場合には、該入出力処理要求
を、同一経路を使用する他の入出力装置の入出力処理要
求よりも、該待ち行列（ＳＣＨキュー）内における起動
の優先順位が低くなる位置に移動し、該使用中条件が、経路使用中条件の場合には、該入出力
処理要求を、同一の経路を使用する他の入出力装置の入
出力処理要求よりも、該待ち行列（ＳＣＨキュー）内に
おける起動の優先順位が高い位置に引き続き保持するよ
うに管理する。

（２）上記計算機システムにおいて、上記ハードウェア内に、該入出力処理要求が中央処理装
置（ＣＰＵ）より発行された時刻を、入出力処理要求を
管理する上記管理情報ブロック（ＳＣＨ）に設定する手
段（Ａ）と。

上記管理情報ブロック（ＳＣＨ）内の上記手段（Ａ）に
より設定された時刻情報と、現在時刻とを比較し、該入
出力処理要求が発行されてからの経過時間を算出する手
段（Ｂ）と。

該手段（Ｂ）により算出された値と、予め、与えられた
値との大小を比較する手段（Ｃ）とを設けて、入出力処
理起動試行時に、上記経過時間が、ある一定値より越え
ない場合には、該入出力処理要求を、同一経路を使用す
る他の入出力装置の入出力処理要求よりも、上記待ち行
列（ＳＣＨキュー）における優先順位が低くなる位置に
移動し、該経過時間が、ある一定値を越えた場合には、
該入出力要求を同一経路を使用する他の入出力装置の入
出力処理要求よりも、上記待ち行列（ＳＣＨキュー）に
おける優先順位を高い位置に保持するように管理する。

（作用］即ち、本発明によれば、入出力処理要求の待ち行列（サ
ブチャネルキュー）管理と、入出力処理要求側々が使用
可能な入出力経路を選択する処理を、ハードウェア、例
えば、入出カプロセッサ（ＩＯＰ）で実行する計算機シ
ステムにおいて、中央処理装置（ＣＰＵ）　／入出カプ
ロセッサ（ＩＯＰ）側の処理速度と、入出力制御装置（
ＩＯＣ）側のビジー解除タイミングとが同期したことに
より、特定の入出力処理要求が長期間待たされてしまう
問題を入出カプロセッサ（ＩＯＰ）側で解消するのに、
該同期の問題が、サブチャネルキューにおいて、先入れ
先出しくＦＩＦＯ）制御が完全に行われていないことに
起因していることに着目し、フェッチしたサブチャネル
（ＳＣＨ）の入出力処理要求条件に対して、入出力装置
使用中条件の場合には、他の入出力装置に該経路を使用
させる必要があることから、従来方式と同じく、当該サ
ブチャネルキュー制御ブロック（ＳＱＣＢ）配下のサブ
チャネルキューの末尾に、該サブチャネルを移動するが
、チャネル／入出力制御装置等の経路に関する使用中条
件の場合には、該サブチャネルキュー制御ブロック（Ｓ
ＱＣＢ）配下の全入出力装置において、殆どの場合は、
現在使用が許可されている経路と同じ経路を使用するの
で、サブチャネルキューの末尾に移動させる意味が余り
ないことから、先入れ先出しくＦＩＦＯ）制御にできる
だけ近づける為に、該サブチャネル（ＳＣＨ）をサブチ
ャネルキューの先頭に残すようにしたものである。

これにより、ハードウェアを増加させることなく、例え
ば、入出カプロセッサ（ＩＯＰ）内部のマイクロプログ
ラムを一部変更だけで、サブチャネルキュー中の各サブ
チャネル（ＳＣＨ）間の優先順位が部分的に固定されて
、特定のサブチャネル（ＳＣＨ）が長時間処理されない
事象の発注を軽減させることができる効果がある。

又、サブチャネルキューでの制御を、できる限り先入れ
先出しくＦＩＦＯ）制御に近づける手段として、一定時
間サブチャネルキュー中に滞留したサブチャネル（ＳＣ
Ｈ）を、当該サブチャネルキュー制御ブロック（ＳＱＣ
Ｂ）配下のサブチャネルキューの先頭に留めるようにし
たものである。

従って、時間監視の為のタイマを入出カプロセッサ（Ｉ
ＯＰ）内に設けるといった若干のハードウェアの追加に
より、サブチャネルキュー中の各サブチャネル（ＳＣＨ
）間の優先順位が部分的に固定されて、特定のサブチャ
ネル（ＳＣＨ）が長時間処理されないといった事象の発
生を軽減させることができる効果がある。又、この方式
を取ると、サブチャネルキュー内部での滞留時間が平均
化されるので、ジョブ間競合によるシステム性能への擾
乱が減少し、システムの性能が向上する効果も得られる
。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

第１図は本発明の一実施例を示した図であり、第２図は
本発明の他の実施例を示した図であり、（ａｌ）　、　
（ａ２）は変更処理ステップを示し、（ｂ）はサブチャ
ネル（ＳＣＨ）　２０１〜に追加した「現在時刻記入域
」であり、入出カプロセッサ（ＩＯＰ）　２におけるサ
ブチャネルキュー２０で、サブチャネル（ＳＣＨ）２０
１〜をエンキュー、デキューする処理において。

できる限り、先入れ先出しくＦＩＦＯ）となるように制
御する手段が本発明を実施するのに必要な手段である。

尚、企図を通して同じ符号は同じ対象物を示している。

以下、第３図（ａ）の計算機システムの構成例、（ｄｉ
）　、　（ｄ２）の処理フローを参照しながら、第１図
。

第２図によって、本発明の入出力処理制御方式を説明す
る。

本発明を実施しても、入出カプロセッサ（ＩＯＰ）２に
おいて、入出力処理要求の待ち行列（サブチャネルキュ
ー）２０の管理と、入出力処理要求個々が使用可能な入
出力経路を選択するという入出力処理の基本的な動作は
、特に、変わることはないので省略し、ここでは、中央
処理装置（ＣＰＵ）　／入出カプロセッサ（ＩＯＰ）側
の処理速度と、入出力制御装置側のビジー解除タイミン
グが、同期したことに起因して、特定の入出力処理要求
が長時間処理されない問題、即ち、サブチャネルキュー
２０内に止まってしまう問題を回避する手段を中心にし
て説明する。

先ず、本発明の１つの手段は、第１図において、第３図
（ｄ２）で説明した入出カプロセッサ（ＩＯＰ）起動論
理のマイクロプログラムの一部、即ち、右下角にマーク
　（斜線マーク）を付した「サブチャネルをキューの末
尾に移動する」ステップ３ｏ５３０８を、第１図に示し
たフローに置き換えるものである。

即ち、フェツチしたサブチャネル（ＳＣＨ）　２０１〜
の入出力処理要求条件に対して、入出力装置使用中（ビ
ジー）条件の場合には、他の入出力装置に該経路を使用
させる必要があることから、従来方式と同じく、当該サ
ブチャネルキュー制御ブロック（ＳＱＣＢ）　２１配下
のサブチャネルキュー２ｏの末尾に、該サブチャネル（
ＳＣＨ）　２０１〜を移動するが、チャネル／入出力制
御装置等の経路に関する使用中条件の場合には、該サブ
チャネルキュー制御ブロック（ＳＱＣＢ）　２１配下の
全入出力装置５１〜５３において、殆どの場合は、現在
使用が許可されている経路と同じ経路を使用するので、
サブチャネルキュー２０の末尾に移動させる意味が余り
ないことに着目して、先入れ先出しくＦＩＦＯ）制御に
できるだけ近づけるように、該サブチャネル（ＳＣＨ）
　２０１〜をサブチャネルキュー２０の先頭に残すよう
にする。

このようにすることで、サブチャネルキュー２０での制
御を、できる限り先入れ先出しくＦＩＦＯ）制御に近づ
けることができ、上記同期の問題の発生を軽減させるこ
とができる。

次に、第２図によって、他の実施例を説明する。

先ず、第３図（ｄｌ）に示したサブチャネルエンキュー
処理フローにおいて、左下角にマーク（斜線マーク）を
付した「サブチャネルを、サブチャネルキュー制御ブロ
ック（ＳＱＣＢ”）が指示するサブチャネルキューにエ
ンキューする」ステップを、第２図（ａｌ）に示したフ
ローに置き換える。

即ち、入出カプロセッサ（ＩＯＰ）　２内にタイマを設
け（図示せず）、入出力命令（ＳＳＣＨ）が中央処理装
置（ＣＰＵ）　１で発行されたことにより、該サブチャ
ネルキュー２０にエンキューされたとき、その時の上記
タイマの値を、該サブチャネル（ＳＣ）Ｉ）　２０１〜
に追加した「現在時刻記入域」　（第２図（ｂ）参照）
に記録しておく。

そして、第３図（ｄ２）で説明した「サブチャネルキュ
ー末尾に移動する」ステップ３０５，３０８（右下に斜
線マークを付したステップ）を第２図（ａ２）に示した
フローに置き換える。

即ち、該当サブチャネル喧５ＣＨ）　２０１〜を起動試
行する際に、上記該サブチャネル（ＳＣＨ）　２０１〜
の「現在時刻記入域」に記録されているエンキュー時刻
と、現在の時刻とを比較し、該サブチャネルキュー２０
での当該サブチャネル（ＳＣＨ）　２０１〜の滞留時間
が一定の値を越えた場合には、当該サブチャネルキュー
制御ブロック（ＳＱＣＢ）　２１配下のサブチャネルキ
ュー２ｏへの末尾への移動を行わず、その先頭に留める
ようにする。

そして、該滞留時間が一定値未満の場合には、従来通り
、該サブチャネル（ＳＣＨ）　２０１〜をサブチャネル
キュー２０の末尾に移動させる。

このように、本発明は、サブチャネルキューでのエンキ
ュー、デキュー処理が、ラウントロピン方式を基本とし
ていて、先入れ先出しくＦＩＦＯ）制御が達成されてい
ないことに起因して、たまたま、中央処理装置（ＣＰＵ
）　／入出カプロセッサ（ＩＯＰ）側の処理速度と、入
出力制御装置側のビジー解除タイミングとが同期すると
いった相互関係により、特定のサブチャネル喧５ＣＨ）
が長時間、該サブチャネルキューに留められてしまうこ
とがあることに着目し、ビジー条件の態様が、入出力経
路使用中条件の場合には、該サブチャネル（ＳＣＨ）を
末尾に移すことを抑止するか、或いは、該サブチャネル
がサブチャネルキューに滞留している時間を監視し、該
滞留時間が一定時間を越えている場合に、該サブチャネ
ル（ＳＣＨ）を末尾に移すことを抑止するようにして、
できる限り、先入れ先出しＣＦＩＦＯ）制御に近づける
ようにした所に特徴がある。

（発明の効果〕以上、詳細に説明したように、本発明の入出力処理制御
方式は、中央処理装置（ＣＰＵ）の配下にあるハードウ
ェア（入出カプロセッサ（ＩＯＰ）　）が入出力処理の
経路状態と、入出力装置の状態を管理情報ブロック（Ｓ
ＣＩ（）として管理し、中央処理装置（ＣＰＵ）が入出
力命令（ＳＳＣＨ）を実行するとき、該入出力命令が指
示する入出力制御パラメータを変換して、該管理情報ブ
ロック（ＳＣＨ）に設定して投入した、入出力処理要求
の待ち行列（ＳＣＨキュー）の管理と、該入出力処理の
経路選択を、上記ハードウェアが実行する入出力処理制
御方式を用い、且つ、該ハードウェアにおいて、同一の
経路を使用する入出力装置群に対して、少なくとも、論
理的な上記待ち行列（ＳＣＨキュー）を構成し、各待ち
行列（ＳＣＨキュー）の中で最高の優先順位を持つ入出
力処理要求に対して起動の試行を行う計算機システムに
おける入出力処理において、ある入出力処理要求に対す
る試行の結果、該入出力処理の起動が不可能で、該入出
力処理要求を、上記待ち行列（ＳＣＨキュー）に留める
使用中条件が検出されたとき、該使用中（ビジー）条件
が入出力装置の使用中条件の場合には、該入出力処理要
求を、同一経路を使用する他の入出力装置の入出力処理
要求よりも、該待ち行列（ＳＣＩ（キュー）内における
起動の優先順位が低くなる位置に移動し、該使用中条件
が、経路使用中条件の場合には、該入出力処理要求を、
該待ち行列（ＳＣＨキュー）内における起動の優先順位
が高い位置に引き続き保持するように管理する。又は、
入出力処理起動試行時に、該入出力処理要求が発行され
てからの経過時間がある一定値を越えない場合には、他
の入出力装置の入出力処理要求より、該待ち行列内にお
ける優先順位が低くなる位置に移動し、ある一定時間を
越えた場合には、該待ち行列内における優先順位を高い
位置に保持するようにしたものであるので、前者におい
ては、ハードウェアを増加させることなく、例えば、入
出カプロセッサ（ＩＯＰ）内部のマイクロプログラムを
一部変更だけで、サブチャネルキュー中の各サブチャネ
ル（ＳＣＨ）間の優先順位が部分的に固定されて、特定
のサブチャネル（ＳＣＨ）が長時間処理されない事象の
発生を軽減させることができる効果がある。

又、後者においては、時間監視の為のタイマを入出カプ
ロセッサ（ＩＯＰ）内に設けるといった若干のハードウ
ェアの追加により、サブチャネルキュー中の各サブチャ
ネル（ＳＣＨ）間の優先順位が部分的に固定されて、特
定のサブチャネル（ＳＣＨ）が長時間処理されない事象
の発生を軽減させることができる効果がある。又、この
方式を取ると、サブチャネルキュー内部での滞留時間が
平均化されるので、ジョブ間競合によるシステム性能へ
の擾乱が減少し、システムの性能が向上する効果も得ら
れる。

【図面の簡単な説明】

第１図は本発明の一実施例を示した図。第２図は本発明の他の実施例を示した図。第３図は従来の入出力処理制御方式を説明する図である
。図面において、１は中央処理装置（ＣＰＵ）　。１１Ｌ１１２．〜．１２１，１２２．〜は入出力要求。２は入出カプロセッサ（ＩＯＰ）　。２０は待ち行列（ＳＣＨキュー）、又は、サブチャネル
キュー２１はサブチャネルキュー制御ブロック（ＳＱＣＢ）　
。２２はサブチャネルキュー制御ブロック−リスト制御ブ
ロック（ＳＱＬＣＢ）　。２０１〜２０３はサブチャネル（ＳＣＨ）　。１０は入出力制御装置、５１．〜５３は入出力装置。１００．１０１はチャネル。３００〜３１０は処理ステップ。をそれぞれ示す。第図（その２）（そのｌ）第図（その２）第図（その３）末尾に移動入出力命令（ＳＳＣＨ）（ｅ）従来の入出力処理制御方式を説明する図第　３　図　（
その５）

Claims

【特許請求の範囲】

（１）中央処理装置（ＣＰＵ）（１）の配下にあるハー
ドウェア（２）が入出力処理の経路状態と、入出力装置
（５１〜）の状態を管理情報ブロック（ＳＣＨ）（２０
１〜）として管理し、中央処理装置（ＣＰＵ）（１）が
入出力命令を実行するとき、該入出力命令が指示する入
出力制御パラメータを変換し、該管理情報ブロック（Ｓ
ＣＨ）（２０１〜）に設定して投入した、入出力処理要
求の持ち行列（ＳＣＨキュー）（２０）の管理と、該入
出力処理の経路選択を、上記ハードウェア（２）が実行
する入出力処理制御方式を用い、且つ、該ハードウェア
（２）において、同一の経路を使用する入出力装置（５
１〜）群に対して、少なくとも、論理的な上記待ち行列
（ＳＣＨキュー）（２０）を構成し、各待ち行列（ＳＣ
Ｈキュー）（２０）の中で最高の優先順位を持つ入出力
処理要求に対して起動の試行を行う計算機システムにお
いて、ある入出力処理要求に対する試行の結果、該入出力処理
の起動が不可能で、該入出力処理要求を、上記待ち行列
（ＳＣＨキュー）（２０）に留める使用中条件が検出さ
れたとき、入出力装置（５１〜）の使用中条件の場合に
は、該入出力処理要求を、同一経路を使用する他の入出
力装置（５１〜）の入出力処理要求よりも、該待ち行列
（ＳＣＨキュー）（２０）内における起動の優先順位が
低くなる位置に移動し、該使用中条件が、経路使用中条件の場合には、該入出力
処理要求を、同一の経路を使用する他の入出力装置（５
１〜）の入出力処理要求よりも、該待ち行列（ＳＣＨキ
ュー）（２０）内における起動の優先順位が高い位置に
引き続き保持するように管理することを特徴とする入出
力処理制御方式。
（２）中央処理装置（ＣＰＵ）（１）の配下にあるハー
ドウェア（２）が入出力処理の経路状態と、入出力装置
（５１〜）の状態を管理情報ブロック（ＳＣＨ）（２０
１〜）として管理し、中央処理装置（ＣＰＵ）（１）が
入出力命令を実行するとき、該入出力命令が指示する入
出力制御パラメータを変換して、該管理情報ブロック（
ＳＣＨ）（２０１〜）に設定して投入した、入出力処理
要求の待ち行列（ＳＣＨキュー）（２０）の管理と、該
入出力処理の経路選択を、上記ハードウェア（２）が実
行する入出力処理制御方式を用い、且つ、該ハードウェア（２）において、同一の経路を使
用する入出力装置（５１〜）群に対して、少なくとも、
論理的な上記待ち行列（ＳＣＨキュー）（２０）を構成
し、各待ち行列（ＳＣＨキュー）（２０）の中で最高の
優先順位を持つ入出力処理要求に対して起動の試行を行
う計算機システムにおいて、上記ハードウェア（２）内に、該入出力処理要求が中央
処理装置（ＣＰＵ）（１）より発行された時刻を、入出
力処理要求を管理する上記管理情報ブロック（ＳＣＨ）
（２０１〜）に設定する手段（Ａ）と、上記管理情報ブ
ロック（ＳＣＨ）（２０１〜）内の上記手段（Ａ）によ
り設定された時刻情報と、現在時刻とを比較し、該入出
力処理要求が発行されてからの経過時間を算出する手段
（Ｂ）と、該手段（Ｂ）により算出された値と、予め、与えられた
値との大小を比較する手段（Ｃ）とを設けて、入出力処
理起動試行時に、上記経過時間が、ある一定値より越え
ない場合には、該入出力処理要求を、同一経路を使用す
る他の入出力装置（５１〜）の入出力処理要求よりも、
上記待ち行列（ＳＣＨキュー）（２０）における優先順
位が低くなる位置に移動し、該経過時間が、ある一定値を越えた場合には、該入出力
要求を、同一経路を使用する他の入出力装置（５）の入
出力処理要求よりも、上記待ち行列（ＳＣＨキュー）（
２０）における優先順位を高い位置に保持するように管
理することを特徴とする入出力処理制御方式。