JPH02128535A - フレーム変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、データ信号列の位相吸収、およびフレーム変
換を行なうフレーム変換回路に関し、特に、入力ポート
と出力ポートを個別に持ぢ、書き込み制御と読み出し制
御を同時に実行可能なデュアルポートＲＡＭを使用して
回路構成を簡易にしたフレーム変換回路に関する。

［従来の技術］ 第３図は、従来のフレーム変換回路のブロック図である
。

同図において、２０１はＦＩＦＯメモリなどの位相吸収
用メモリであり、入力信号列における位相変動の吸収を
行なう。なお、この書き込みと読み出し制御は、位相吸
収用メモリ制御回路２０２が行なう。一方、出力側位相
に同調された信号列は、第１のバッファ２０３を経て第
１のＲＡＭ２０４に書き込まれる。この第１のＲＡＭ２
０４への書き込みは、制御回路２０５からの書き込みパ
ルス、および書き込みアドレス発生回路２０６から出力
されて切替回路２０７で選択された書き込みアドレスに
従って書き込まれる。

ここで、第１のＲＡＭ２０４への書き込み動作は、１フ
レ一ム間行なわれ、その間第２のＲＡＭ２０８は、読み
出しアドレス発生回路２０９から出力されて切替回路２
０９で選択された読み出しアドレス、制御回路２０５か
らの制御信号に従って読み出し動作が行なわれる。この
ＲＡＭ２０８から読み出された出力は、選択回路２１０
に入力される。そして、この選択回路２１０で信号ライ
ンが選択されて出力信号列となる。

次のフレームでは、ＲＡＭ２０４とＲＡＭ２０８の動作
が入れ替わる。すなわち、選択回路２１０はＲＡＭ２０
４からの出力ラインを選択し、切替回路２０７，２０９
では書き込みおよび読み出しのアドレスが切り替わる。

従って、ＲＡＭ２０８へ新しい入力信号列のデータが書
き込まれ、ＲＡＭ２０４からは前フレームで書き込んだ
内容が読み出される。

フレーム構成の変換は、この際のアドレス発生回路２０
６，２０８の設定により行なわれ、これらの動作がフレ
ームごとに交互に行なわれることによってフレーム変換
が行なわれる。

従来のフレーム変換回路では、以上のようにしてフレー
ム変換を行なっていた。

［解決すべき課題］ 上述した従来のフレーム変換回路は、一つのＲＡＭに対
して一周期ごとに書き込み制御と読み出し制御を交互に
行なう必要があったため、二つのＲＡＭが必要となる結
果、これら二つのＲＡＭにおける入出力とアドレスを切
り替える制御が必要となる他、回路構成が大きく、構成
も複雑になるというという課題があった。

本発明は、上記課題にかんがみてなされたもので、高速
、大容量で入力ポートと出力ポートを個別に持つデュア
ルポートＲＡＭを使用することによってＲＡＭを一つで
構成せしめ、フレーム位相吸収を含むフレーム変換を小
さな規模の回路構成で実施せしめることが可能なフレー
ム変換回路の提供を目的とする。

［課題の解決手段］ 上記目的を達成するため、本発明のフレーム変換回路は
、入力ポートと出力ポートを個別に有し、入力デジタル
信号列の書き込みと出力デジタル信号列の読み出しを同
時に行なうデュアルポートＲＡＭと、このデュアルポー
トＲＡＭの読み出し制御を行なうとともに、Ｎフレーム
周期の第１の制御パルスとこの第１の制御パルスに対し
てＭビット遅れた第２の制御パルスと判定パルスを出力
して入力デジタル信号列と入力タイミングパルスと入力
クロックにおけるビット内およびビット単位での位相変
動を制御する読み出し制御回路と上記第１の制御パルス
と第２の制御パルスを入力し、いずれか一方を選択して
制御パルスを出力する選択回路と、上記入力タイミング
パルスと大力クロック、および上記選択回路からの制御
パルスを入力し、上記デュアルポートＲＡＭに対するＮ
フレーム単位の書き込みアドレスと書き込み制御信号を
出力して書き込み制御を行なうとともに、上記制御パル
スに対する入力タイミングパルスの位相情報を出力する
書き込み制御回路と、この書き込み制御回路からの位相
情報と上記読み出し制御回路からの判定パルスを入力し
、上記制御パルスに対する上記入力タイミングパルスの
位相を判定して上記選択回路を制御する判定回路とを備
えた構成としである。

［実施例］ 以下、図面にもとづいて本発明の詳細な説明する。

第１図は、本発明の一実施例に係るフレーム変換回路の
ブロック図、第２図は第１図に示すフレーム変換回路の
タイミングチャートである。

同図において、１０１はデュアルポートＲＡＭであり、
入力ポートと出力ポートを個別に備えており、書き込み
アドレス１３と書き込み制御信号１４に従って入力デジ
タル信号列４を書き込むとともに、フレーム変換された
出力信号列３を読み出しアドレス７と読み出し制御信号
８に従って読み出す制御を同時に行なうことができる。

次に、１０２は読み出し制御回路であり、基準タイミン
グパルスと基準クロックを入力してＮ　（Ｎ：　２以上
の自然数）フレーム周期の読み出しアドレス７と読み出
し制御信号８を出力し、デュアルポートＲＡＭｌ０Ｉの
読み出し制御を行なう。また、入力デジタル信号列４と
入力タイミングパルス５、および入力クロック６のビッ
ト内およびビット単位での位相変動を制御するために、
Ｎフレーム周期の第１の制御パルス９と、この第１の制
御パルス９に対してＭ（Ｍ：自然数）ビット遅れた第２
の制御パルス１０、および判定パルス１１を出力する。

また、１０３は選択回路であり、第１の制御パルス９と
第２の制御パルス１０を入力し、これを判定結果１５に
従って選択して制御パルス１２を出力する。

一方、１０４は書き込み制御回路であり、入力タイミン
グパルス５と入力クロック６、およびＮフレーム周期の
制御パルス１２を入力し、Ｎフレーム周期の書き込みア
ドレス１３と書き込み制御信号１４を出力してデュアル
ポートＲＡＭＩＯＩの書き込み制御を行なう。また、こ
れとともに、制御パルス１２に対する入力タイミングパ
ルス５０位相情報１６を出力する。そして、１０５は判
定回路であり、判定パルス１１と位相情報１６を入力し
て制御パルス１２に対する入力タイミングパルス５の位
相を判定し、選択回路１０３を制御するために判定結果
５を′出力する。

上記構成からなるフレーム変換回路において、今、パル
ス幅が１フレームであり、Ｎ＝３のフレーム周期である
として、その動作説明をする。

まず、デュアルポートＲＡＭＩＯＩの入力側において、
入力タイミングパルス５と入力クロック６の信号により
、書き込み制御回路１０４で作られた書き込み用アドレ
ス１３と書き込みに必要な制御信号（イネーブル信号や
書き込みクロックなど）に従い、入力デジタル信号列４
がＲＡＭ１０１に書き込まれる。一方、読み出し側では
、基準タイミングパルスとなる読み出し側の基準フレー
ムパルスと読み出し側クロック２にもとづいて読み出し
制御回路１０２で作られた読み出しアドレス７と読み出
し制御信号８により、ＲＡＭ１０１から出力信号列３が
読み出される。この際の書き込みアドレス１３と読み出
しアドレス７のアドレス設定の仕方により、フレーム構
成を入れ替えることが可能となり、所望のフレーム変換
が実現できる。

次に、第２図のタイミングチャートを用いて位相制御動
作について説明する。

同図において、ａは基準タイミングパルスであり、ｂ、
　　ｃはこれにもとづいて作られた第１の制御パルスお
よび第２の制御パルスである。ところで、選択回路１０
３では、第１の制御パルスａおよび第２の制御パルスＣ
のうち、一方を判定結果１５に従って選択し、制御パル
ス１２として出力する。そして、書き込み制御回路１０
４では、この制御パルス１２と入力タイミングパルス５
を比較して位相情報１６を作成している。これは、例え
ば、制御パルス１２として第１の制御パルスｂが選択さ
れ出力されていたとすると、入力タイミングパルスｄに
対して位相情報ｇが出力される。

すなわち、ともにバイパルスのところが出力される。し
かし、位相情報としてｇのように書き込みと読み出し周
期となる３フレーム（Ｎ二３）内に２回パルスが出力さ
れた場合、判定回路１０５では、もう一方の第２の制御
パルスＣに切り替えるように選択回路１０３に対して判
定結果１５を出力する。そして、選択回路１０３では、
この判定結果１５によって第２の制御パルスＣを出力す
る。

さて、書き込み制御回路１０４では、第２の制＝１１− 御パルスＣと入力タイミングパルスｄが比較され、位相
情報Ｊのパルスが出力される。そして、書き込みアドレ
ス１３と書き込み制御信号１４は、この位相情報Ｊに従
って作られる。従って、入力タイミングパルスＬに示す
ように、書き込み周期３フレームの＃１、＃２、＃３フ
レームは、それぞれ基準タイミングパルスａまたは読み
出し位置にの＃１、＃２、＃３の位置で読み出される。

また、制御パルスとして第２の制御パルスＣが選択され
ていた場合、入力タイミングパルスｆに対して位相情報
Ｉが出力される。しかし、この位相状態Ｉは、３フレー
ム内に２回パルスが出力されるため、判定回路１０５は
選択回路１０３に対し、第１の制御パルスｂに切り替え
るように判定結果１５を出力する。このようにして、位
相情報Ｊ、すなわち書き込み周期が３フレ一ム周期とな
るように制御され、かつ読み出しフレーム位置に対して
常に１フレ一ム以上前で書き込まれるように制御される
。従って、位相変動の吸収およびフレーム変換が可能と
なる。

このように本実施例では、大容量のデュアルポートＲＡ
Ｍを使用するとともに、基準タイミングパルスと入力の
タイミングパルスの位相比較の結果にもとづいて二種の
制御パルスの一方を選択することにより、入力信号列と
入力タイミングパルス、および入力クロックにおけるビ
ット内およびビット単位の位相変動を制御してデジタル
信号列の位相吸収を行なうことができ、また、書き込み
制御と読み出し制御が同一メモリ素子に対して同時に行
なうことができるため、メモリ素子は一つですみ、しか
も書き込み制御と読み出し制御の切り替えおよび書き込
みアドレスと読み出しアドレスの切り替えといった制御
も必要としない。

［発明の効果］ 以上説明したように本発明は、大容量のデュアルポート
ＲＡＭを使用することにより、簡易な回路構成で用意に
しかも確実にフレーム構成の変換および入出力位相変動
の吸収が可能なフレーム変換回路を提供できるという効
果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るフレーム変換Ｏ１： ０２＝ ０３　＝ ０４二 ０５　： デュアルポートＲＡＭ 読み出し制御回路 選択回路 書き込み制御回路 判定回路

Claims (1)

【特許請求の範囲】
1. 入力ポートと出力ポートを個別に有し、入力デジタル信
   号列の書き込みと出力デジタル信号列の読み出しを同時
   に行なうデュアルポートＲＡＭと、このデュアルポート
   ＲＡＭの読み出し制御を行なうとともに、Ｎフレーム周
   期の第１の制御パルスとこの第１の制御パルスに対して
   Ｍビット遅れた第２の制御パルスと判定パルスを出力し
   て入力デジタル信号列と入力タイミングパルスと入力ク
   ロックにおけるビット内およびビット単位での位相変動
   を制御する読み出し制御回路と上記第１の制御パルスと
   第２の制御パルスを入力し、いずれか一方を選択して制
   御パルスを出力する選択回路と、上記入力タイミングパ
   ルスと入力クロック、および上記選択回路からの制御パ
   ルスを入力し、上記デュアルポートＲＡＭに対するＮフ
   レーム単位の書き込みアドレスと書き込み制御信号を出
   力して書き込み制御を行なうとともに、上記制御パルス
   に対する入力タイミングパルスの位相情報を出力する書
   き込み制御回路と、この書き込み制御回路からの位相情
   報と上記読み出し制御回路からの判定パルスを入力し、
   上記制御パルスに対する上記入力タイミングパルスの位
   相を判定して上記選択回路を制御する判定回路とを具備
   することを特徴とするフレーム変換回路。