JPS636995A - 多元時間スイツチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル交換機の時間スイッチに関する。特
に、多元呼をも扱える時間スイッチに関する。

〔概要〕

本発明は、到来する呼のうちの多元呼からこの多元呼を
構成する呼の順序を保存しつつ呼のタイムスロットの分
布を変更した多元呼を再編成する多元時間スイッチにお
いて、 到来する呼を記憶する通話路メモリを一面構成とし、か
つその出力に遅延回路を設けることにより、 非多元呼には遅延を与えず、かつ簡単なハードウェアで
多元呼の再編成が実現できるようにしたものである。

〔従来の技術〕

多元呼の交換を行う場合は、多元呼を構成する複数のタ
イムスロットの順序保存を行うことが必須条件である。

入力と出力との間でタイムスロット順序保存を行うには
、ソフトウェアによってタイムスロット順序保存ができ
るタイスムロフトを選択する方法と、ハードウェアによ
ってタイムスロット順序保存を保証する方法とが従来例
方法としである。前者は出タイムスロットの選択に制約
が生じ、したがってソフト処理の複雑さとトラヒック特
性の悪化を招くので、出タイムスロツト選択に制約のな
い後者の方法が一般的に用いられてきた。

この従来のハードウェアでタイムスロット順序保存を保
証する多元時間スイッチを図面を参照して説明する。原
理として、入力ハイウェイの同一フレーム内に存在する
その多元呼に関する複数のタイムスロットを出力ハイウ
ェイの同一フレーム内の交換されるべきタイムスロット
に出力させることにより、タイムスロット順序保存を保
証することができることを用いている。第５図は従来の
多元時間スイッチの一例を示す。第５図で、人力ハイウ
ェイ１はＡ面の通話路メモリ２とＢ面の通話路メモリ３
とにマルチ入力され、Ａ面の通話路メモリ２からの出力
とＢ面の通話路メモリ３からの出力との一方を選択して
出力ハイウェイ９を出力する選択回路４を有する。また
、通話路メモリ書込カウンタ５と、制御メモリ読出カウ
ンタ７の値によって読出される制御メモリ６とを有し、
通話路メモリ書込カウンタ５の出力データと制御メモリ
６の出力データとの一方を選択してそれぞれＡ面の通話
路メモリ２とＢ面の通話路メモリ３に供給する第一のセ
クレタ８０と第二のセレクタ８１とを有する。また、タ
イミング回路１０を有し、Ａ面の通話路メモリ２に入力
ハイウェイ１のデータを書込むことを指示するＡ面書込
信号９０と、Ｂ面の通話路メモリ３に入力ハイウェイ１
のデータを書込むことを指示するＢ面書込信号９１と、
選択回路４がＡ面の通話メモリ２の出力とＢ面の通話路
メモリ３の出力のいずれかを出力するかを指示する出力
選択信号９２と、第一のセレクタ８０がいずれの入力を
選択するかを指示する第一セレクタ指示信号９３と、第
二のセレクタ８１がいずれの入力を選択するかを指示す
る第二セレクタ指示信号９４とを出力する。

本時間スイッチは、Ａ面の通話路メモリ２に入力ハイウ
ェイ１のデータを書込み、同時にＢ面の通話路メモリ３
から出力ハイウェイ９にデータを読出す第一のモードと
、Ｂ面の通話路メモリ３に入力ハイウェイ１のデータを
書込み、同時にＡ面の通話路メモリ２から出力ハイウェ
イ９にデータを読出す第二のモードの二つのモードを１
フレーム毎にタイミング回路１０が指示をして切替えて
動作する。第一のモード時は、タイミング回路１０はＡ
面書込信号９０をアクティブとし、出力選択信号９２は
Ｂ面の通話路メモリ３を指示し、第一セレクタ指示信号
９３は通話路メモリ書込カウンタ５を指示し、第二セレ
クタ指示信号９４は制御メモリ６を指示する。第二のモ
ード時は、タイミング回路１０はＢ面書込信号９１をア
クティブとし、出力選択信号９２はＡ面の通話路メモリ
２を指示し、第一セレクタ指示信号９３は制御メモリ６
を指示し、第二セレクタ指示信号９４は通話路メモリ書
込カウンタ５を指示する。これにより、入力ハイウェイ
ｌのタイムスロットは、通話路メモリに書込まれたフレ
ーム時間の次のフレーム時間に制御メモリ６で指示され
た出力ハイウェイ１のタイムスロットに出力される。し
たがって、入力ハイウェイ１上のあるフレーム内のタイ
ムスロットは、出力ハイウェイ９上の同じフレーム内に
全て出力され、タイムスロット順序保存が保証される。

〔発明が解決しようとする問題点〕

このような従来例多元時間スイッチは、二面の通話路メ
モリを有し、書込および続出しを二つの面に対し交互に
行い、−方の面に書込んでいるときに他方の面から読出
すことによって入力ハイウェイ１フレーム内のタイムス
ロットがすべて出力ハイウェイの同一フレームに出力さ
れるが、以下の二つの問題点がある。第一の問題点は常
に二面の通話路メモリを交互に読み書きするので、多元
呼に関係しないタイムスロットもすべて次のフレームに
出力され、多元呼に関係しないタイムスロットの遅延が
一面の通話路メモリ構成の時間スイッチに比べて増大し
、通話品質が低下することである。第二の問題点は、交
互に書込むまたは呼出すことを制御している部分の一方
のみに障害が起きた場合に、通話データの欠落ですべて
の交換が不可能になり、したがって、信幀性が低いこと
である。

本発明はこのような欠点を除去するもので、多元呼に関
係しない呼に対してタイムスロットの遅延が少なく、ま
た部分障害がすべての交換を不可能にしない多元時間ス
イッチを提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、デジタル交換機の人力ハイウェイ　（１）と
出力ハイウェイ　（９）との間に介在し、上記入力ハイ
ウェイから到来する第一の呼を一時記憶する通話路メモ
リと、第一の呼が多元呼であるときに、この多元呼のそ
れぞれの呼のタイムスロットの順序が保存され、それぞ
れの呼のタイムスロット間隔が所望の間隔である第二の
多元呼を構成する呼編成手段とを備えた多元時間スイッ
チにおいて、上記通話路メモリは、一面構成であり、こ
の通話路メモリから出力される呼をひとつのフレーム分
遅延させる遅延手段と、第一の呼が非多元であるときは
、この呼を上記通話路メモリから上記出力ハイウェイに
与える手段と、上記呼編成手段は、第一の呼が多元呼で
あり、かつ、第二の多元呼のひとつの呼のタイムスロッ
トが第一の呼のタイムスロットと同時刻またはこの時刻
より後の時刻に設定されているときは上記通話路メモリ
からこの呼を選択し、また、前の時刻に設定されている
ときは上記遅延手段からこの呼を選択して上記出力ハイ
ウェイに与える構成であることを特徴とする。

〔作用〕

入力ハイウェイから到来した呼はいったん通話路メモリ
に格納される。この呼が非多元呼であるときは、この通
話メモリから読み出され出力ハイウェイに送出される。

多元呼であるときは、出力する呼のタイムスロットの時
間位置が、この呼に対して入力する呼のタイムスロット
の時間位置と同時刻またはこの時刻になるようにあらか
じめ設定されているときは、通話路メモリから読み出さ
れ、前の時刻に設定されているときは遅延手段で１フレ
一ム分遅延される。この二つの出力を合成することによ
り１フレームの遅れで、所望のタイムスロット間隔を有
し、かつタイムスロットの順序が到来した呼と同じ多元
呼が出力ハイウェイに送出される。

〔実施例〕

以下の本発明の一実施例を図面に基づいて説明する。

第１図は本発明の一実施例の構成を示すブロック構成図
である。この実施例装置は、入力ハイウェイ１を入力と
し、ハイウェイ２６を出力とする通話路メモリ２０と、
通話路メモリ書込カウンタ５と、制御メモリ続出カウン
タ７と、制御メモリ２５と、制御メモリ２５からのデー
タと通話路メモリ書込カウンタ５からのデータを選択す
るセレクタ８と、制御メモリ読出カウンタ７からのデー
タと制御メモリ２５からのデータを比較判定する選択制
御回路２３と、通話路メモリ２０の出力のハイウェイ２
６を入力とする１フレ一ム分の遅延回路２１と、通話路
メモリ２０の出力のハイウェイ２６を第一の人力とし、
遅延回路２１からのハイウェイ２７を第二の入力とし、
選択制御回路２３からの指示信号２４により選択を行っ
て出力ハイウエイ、９に出力する選択回路２２とを備え
る。

通話路メモリ２０は従来の一面構成の時間スイッチと同
様に動作する。すなわち、通話路メモリ２０は、入力ハ
イウェイ１からのデータを通話路書込カウンタ５の指示
するアドレスに書込む動作と、制御メモリ続出カウンタ
７の指示によって読み出された図示されていない制御回
路からあらかじめ設定された制御メモリ２５の内容の示
すアドレスから出力のハイウェイ２６に読出す動作とを
ひとつのタイムスロット毎に交互に行う。制御メモリ２
５を設定することにより入力ハイウェイ１の任意のタイ
ムスロットの内容を出力のハイウェイ２６の任意のタイ
ムスロットに出力することが可能な時間スイッチが構成
される。

ここで、第３図に示すように、通話路メモリ２０の入力
ハイウェイ１のタイムスロットＡ、、Ｂ、Ｃがひとつの
多元呼を構成しているとする。通話路メモリ２０の出力
のハイウェイ２６のタイムスロットｘ、ｙＳｚにタイム
スロットＡ、Ｂ、Ｃを交換接続（すなわち、Ａ−Ｘ、、
Ｂ−４Ｙ、Ｃ−Ｚとする。）させる場合に従来の動作で
は入力ハイウェイ１上のタイムスロット位置が出力のハ
イウェイ２６のタイムスロット位置より前にまたは同じ
ところにある場合（第３図のＣとＺの関係）は、通話路
メモ１Ｊ２０に書込まれたのと同しフレーム時間で読み
出される。また後にある場合（第３図のＡとＸおよびＢ
とＹの関係）は、通話路メモリ２０に書込まれたフレー
ム時間の次のフレーム時間で読み出される。すなわち、
第４図に示すように、通話路メモリ２０の出力のハイウ
ェイ２６上ではタイムスロットの順序は保存されていな
い。（例えば、Ａ１より前に０１がある。）そこで、第
１図に示すように出力のハイウェイ２６を入力とし、■
フレーム分の遅延を行う遅延回路２１を設けると、遅延
回路２１の出力ハイウェイ２７は第４図に示すようなハ
イウェイになる。ハイウェイ２６とハイウェイ２７とは
選択回路２２へ人力される。多元呼の場合にタイムスロ
ットの順序保存をするためには、他よりも早く出力され
た内容を遅らせることが必要であり、入力ハイウェイ１
上のタイムスロット位置が出力のハイエエイ２６のタイ
ムスロット位置よりも前または同じところにある場合に
かぎり選択回路２２は第二の入力であるｌフレーム遅延
のあるハイウェイ２７を選択することにより入力ハイウ
ェイ１上のタイムスロット位置が出力のハイウェイ２６
のタイムスロット位置よりも後にある場合と同じフレー
ム時間に出力させることができる。この選択制御を行う
ために制御メモリ読出カウンタ７からのデータと制御メ
モリ２５からのデータを比較判定する選択制御回路２３
を有する。

第２図は選択制御回路２３を中心とした詳細構成図であ
る。制御メモリ２５は従来台まれている通話路メモリ制
御ビット群の他に多元接続タイムスロット表示ビット（
多元を「１」、非多元を「０」とする）を存する。制御
メモリ読出カウンタ７の値Ａは制御メモリ２５のアドレ
スとして用いられるが、これは入力ハイウェイ１のタイ
ムスロット位置と同一であり、また制御Ｂメモリ２５か
らのデータＢは出力のハイウェイ２６のタイムスロット
位置と同一であるので、これらを選択制？卸回路２３の
内の比較回路に値ＡとデータＢを入力し、Ａ≦Ｂを示す
信号２８を作成することにより、［入力ハイウェイ１の
タイムスロット位置が出力のハイウェイ２６のタイムス
ロット位置より前または同じ所にある場合」の条件を作
る。このＡ≦Ｂを示す信号２８に制御メモリ２５内の多
元接続タイムスロット表示ビットとアンドゲート２９で
アンドをとる。これは「多元呼の場合」の条件を作る。

このようにして作成された指示信号２４は「多元呼でか
つ入力ハイウェイｌのタイムスロット位置が出力のハイ
ウェイ２６のタイムスロット位置より前または同じとこ
ろにある場合」に出力され、このような場合に相当する
出力ハイウェイ２６のタイムスロット位置で選択回路２
２が第二の入力である１フレ一ム分の遅延を有したハイ
ウェイ２７上のタイムスロットを選択する。このように
すると、第４図に示すように出力ハイウェイ９にはタイ
ムスロット順序保存がなされた出力が得られる。

なお、多元呼でない場合は上記条件を満足しないために
遅延は付加されず、従来の一面構成の場合と同様の遅延
量になり、二面構成の場合のように増加することはない
。

また、選択回路２２を制′４１■する部分の障害により
常に一方の入力のみを選択するようになった場合は多元
呼の順序保存は保証できなくなるが、非多元呼について
はパスが接続された状態を保持することができる。

〔発明の効果〕

本発明は以上説明したように、必要な場合に１フレ一ム
分の遅延を挿入して多元呼のタイムスロット順序保存を
保証するので、非多元呼への影響がなく、また、障害波
及範囲が狭く、さらに二面構成の場合よりハード量を少
なくする効果がある。

【図面の簡単な説明】

第１図は本発明実施例装置の構成を示すブロック構成図
。 第２図は第１図に示す選択制御回路と接続メモリの構成
を示すブロック構成図。 第３図はタイムスロット交換の説明図。 第４図は本発明実施例の動作を示す説明図。 第５図は従来例装置の構成を示すブロック構成図。 １・・・入力ハイウェイ、２．３．２０・・・通話路メ
モリ、４．２２・・・選択回路、５・・・通話路メモリ
書込カウンタ、６．２５・・・制御メモリ、７・・・制
御メモリ続出カウンタ、８・・・セレクタ、９・・・出
力ハイウェイ、１０・・・タイミング回路、２１・・・
遅延回路、２３・・・選択制御回路、２９・・・アンド
ゲート、８０．８１・・・セレクタ。 実施例の全体構成 第１図 実施例の部分構成 第２図 タイムスロットの交換 第３図

Claims (1)

【特許請求の範囲】
1. （１）デジタル交換機の入力ハイウェイ（１）と出力ハ
   イウェイ（９）との間に介在し、 上記入力ハイウェイから到来する第一の呼を一時記憶す
   る通話路メモリと、 第一の呼が多元呼であるときに、この多元呼のそれぞれ
   の呼のタイムスロットの順序が保存され、それぞれの呼
   のタイムスロット間隔が所望の間隔である第二の多元呼
   を編成する呼編成手段とを備えた多元時間スイッチにお
   いて、 上記通話路メモリは、一面構成であり、 この通話路メモリから出力される呼をひとつのフレーム
   分遅延させる遅延手段と、 第一の呼が非多元であるときは、この呼を上記通話路メ
   モリから上記出力ハイウェイに与える手段と、 上記呼編成手段は、第一の呼が多元呼であり、かつ、第
   二の多元呼のひとつの呼のタイムスロットが第一の呼の
   タイムスロットと同時刻またはこの時刻より後の時刻に
   設定されているときは上記通話路メモリからこの呼を選
   択し、また、前の時刻に設定されているときは上記遅延
   手段からこの呼を選択して上記出力ハイウェイに与える
   構成である ことを特徴とする多元時間スイッチ。