JPH0454874A - インバータ装置のｐｗｍ信号発生回路 - Google Patents
インバータ装置のｐｗｍ信号発生回路Info
- Publication number
- JPH0454874A JPH0454874A JP2162396A JP16239690A JPH0454874A JP H0454874 A JPH0454874 A JP H0454874A JP 2162396 A JP2162396 A JP 2162396A JP 16239690 A JP16239690 A JP 16239690A JP H0454874 A JPH0454874 A JP H0454874A
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- Japan
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- circuit
- latch
- generation circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はインバータ装置のＰＷＭ信号発生回路に関す
るものである。
るものである。
第３図は三角波比較方式の単相ＰＷＭ制御インバータの
ＰＷＭ信号生成回路である。図において、１は基本波デ
ータを出力するマイクロプロセッサ、２はラッチ信号生
成回路、４は基本波データラッチ回路、５は三角波デー
タ発生回路、６ａ、６ｂは基本波データと三角波データ
の比較回路（コンパレータ）、７は短絡防止期間を作成
するＴＤ作成回路である。また点線で示した１００はＰ
ＷＭ呂力電力電圧生成手段る。
ＰＷＭ信号生成回路である。図において、１は基本波デ
ータを出力するマイクロプロセッサ、２はラッチ信号生
成回路、４は基本波データラッチ回路、５は三角波デー
タ発生回路、６ａ、６ｂは基本波データと三角波データ
の比較回路（コンパレータ）、７は短絡防止期間を作成
するＴＤ作成回路である。また点線で示した１００はＰ
ＷＭ呂力電力電圧生成手段る。
次に第５図の波形図を参照して動作について説明する。
まずマイクロプロセッサ１より出力された基本波データ
１４は、マイクロプロセッサ１からの制御信号により、
基本波データラッチ回路４にてラッチされる。また一方
アツブダウンカウンタにより構成される三角波データ発
生回路５は、入力クロックＣＫをカウントすることで三
角波データ１５を出力する。ラッチされた基本波データ
１４と三角波データ１５は次段のコンパレータ６ａ、６
ｂによって大小比較され、その比較結果により、コンパ
レータ８力１６，１７を得る。
１４は、マイクロプロセッサ１からの制御信号により、
基本波データラッチ回路４にてラッチされる。また一方
アツブダウンカウンタにより構成される三角波データ発
生回路５は、入力クロックＣＫをカウントすることで三
角波データ１５を出力する。ラッチされた基本波データ
１４と三角波データ１５は次段のコンパレータ６ａ、６
ｂによって大小比較され、その比較結果により、コンパ
レータ８力１６，１７を得る。
第５図は、短絡防止生成期間を説明するタイムチャート
でコンパレータ６ａの出力１８は、ＴＤ作成回路７のシ
フトレジスタによりｔ□時間シフトされその結果、シフ
ト出力１９を得る。そして、ＴＤ作成回路７はコンパレ
ータ出力１８及びシフト出力１９とよりシフト量（ｔ工
）２７に見合った短絡防止期間（ＴＤ）２８をもったＰ
ＷＭ信号２０．２１を論理演算によって生成する。
でコンパレータ６ａの出力１８は、ＴＤ作成回路７のシ
フトレジスタによりｔ□時間シフトされその結果、シフ
ト出力１９を得る。そして、ＴＤ作成回路７はコンパレ
ータ出力１８及びシフト出力１９とよりシフト量（ｔ工
）２７に見合った短絡防止期間（ＴＤ）２８をもったＰ
ＷＭ信号２０．２１を論理演算によって生成する。
従来のインバータ装置のＰＷＭ信号発生回路は。
以上のように構成されているので、第６図に示すように
基本波データ１４の更新時にデータ更新量３０が大きい
と狭巾のオンパルス２５が発生する場合がある。その狭
巾のオンパルス２５が発生するとその後段において短絡
防止期間（Ｔ Ｄ）を設定するときタイムエラー２６に
示すように、シフト量（ｔ、）２９に見合った短絡防止
期間（ＴＤ）が得られずＰＷＭインバータの出力トラン
ジスタがアーム短絡を起す可能性があるという課題があ
った。
基本波データ１４の更新時にデータ更新量３０が大きい
と狭巾のオンパルス２５が発生する場合がある。その狭
巾のオンパルス２５が発生するとその後段において短絡
防止期間（Ｔ Ｄ）を設定するときタイムエラー２６に
示すように、シフト量（ｔ、）２９に見合った短絡防止
期間（ＴＤ）が得られずＰＷＭインバータの出力トラン
ジスタがアーム短絡を起す可能性があるという課題があ
った。
この発明は、上記の様な課題を解消するためになされた
もので、基本波データの更新時に不要な狭巾パルスを発
生させないようにしたインバータ装置のＰＷＭ信号発生
回路を得ることを目的とする。
もので、基本波データの更新時に不要な狭巾パルスを発
生させないようにしたインバータ装置のＰＷＭ信号発生
回路を得ることを目的とする。
この発明に係るインバータ装置のＰＷＭ信号発生回路は
、マイクロプロセッサから出力される矩形波の基本波デ
ータと三角波データ発生回路から出力される三角波デー
タとの両データよりコンパレータを介してＰＷＭ出力電
圧信号を得るものにおいて、該マイクロプロセッサの制
御信号によって前記基本波データをラッチする基本波デ
ータラッチ回路と、前記三角波データ発生回路から出力
される三角波データのピーク値を検出するピーク検出回
路と、そのピーク検出回路の出力信号をもとにラッチパ
ルスを生成するラッチパルス生成回路と、前記ラッチパ
ルスで前記基本波データラッチ回路の出力信号をラッチ
し、そのラッチデータを後段のコンパレータに出力する
ラッチ回路とを設けたものである。
、マイクロプロセッサから出力される矩形波の基本波デ
ータと三角波データ発生回路から出力される三角波デー
タとの両データよりコンパレータを介してＰＷＭ出力電
圧信号を得るものにおいて、該マイクロプロセッサの制
御信号によって前記基本波データをラッチする基本波デ
ータラッチ回路と、前記三角波データ発生回路から出力
される三角波データのピーク値を検出するピーク検出回
路と、そのピーク検出回路の出力信号をもとにラッチパ
ルスを生成するラッチパルス生成回路と、前記ラッチパ
ルスで前記基本波データラッチ回路の出力信号をラッチ
し、そのラッチデータを後段のコンパレータに出力する
ラッチ回路とを設けたものである。
この発明におけるインバータ装置のＰＷＭ信号発生回路
は、基本波データをラッチするラッチ回路を２段構成と
して設け、三角波データ発生回路から出力される三角波
データのピーク値をピーク検出回路で検出し、そのピー
クのタイミングで基本波データを後段のラッチ回路にラ
ッチするので、コンパレータ側では常に三角波データの
ピーク点において基本波データの更新がなされる。
は、基本波データをラッチするラッチ回路を２段構成と
して設け、三角波データ発生回路から出力される三角波
データのピーク値をピーク検出回路で検出し、そのピー
クのタイミングで基本波データを後段のラッチ回路にラ
ッチするので、コンパレータ側では常に三角波データの
ピーク点において基本波データの更新がなされる。
以下、この発明の一実施例を図について説明する。図中
、第３図と同一の部分は同一の符号をもって図示した第
１図において、４はマイクロプロセッサ１の制御信号に
よってラッチされる基本波データラッチ回路、５は三角
波データ発生回路、８は前記基本波データラッチ回路４
の出力信号を取り込み三角波のピークタイミングで基本
波データをラッチするラッチ回路、１０は三角波データ
発生回路５から出力される三角波データ１５のピーク検
出回路、９はラッチパルス生成回路、３９は抵抗Ｒとコ
ンデンサＣとから成るパルス遅延回路である。
、第３図と同一の部分は同一の符号をもって図示した第
１図において、４はマイクロプロセッサ１の制御信号に
よってラッチされる基本波データラッチ回路、５は三角
波データ発生回路、８は前記基本波データラッチ回路４
の出力信号を取り込み三角波のピークタイミングで基本
波データをラッチするラッチ回路、１０は三角波データ
発生回路５から出力される三角波データ１５のピーク検
出回路、９はラッチパルス生成回路、３９は抵抗Ｒとコ
ンデンサＣとから成るパルス遅延回路である。
次に第１図の動作を第２図のタイムチャートを参照して
以下に説明する。まず、基本波データラッチ回路４にて
ラッチされた基本波データ１４は、後段のラッチ回路８
に入力されアンド回路４ｏからのラッチパルス待ちの状
態となる。この時点でラッチ回路８の出力データ１４ａ
は前回ラッチされた基本波データ１４がそのまま出力さ
れており、データの更新はまだ行われていない。また一
方、三角波データのピーク検出回路１ｏは、三角波デー
タ発生回路５の三角波データ１５の出力ピーク値Ｔｐを
検出する。そのピーク値ＴＰの検出信号のエツジとパル
ス遅延回路３９（ここで、パルス遅延時間ｔ３は、パル
ス遅延回路３９の抵抗ＲとコンデンサＣとによって決ま
る。）の出力とをラッチパルス生成回路９の排他的論理
和に入力し、その出力ＲＰとラッチ信号生成回路２の出
力ＣＥとをアンド回路４０に取込む。そしてアンド回路
４０の出力であるラッチパルス３４を後段のラッチ回路
８にラッチ信号として与える。このラッチ信号を受ける
とラッチ回路８は基本波データの更新データを次段のコ
ンパレータ６ａ、６ｂに出力する。このようにして、コ
ンパレータ６ａ、６ｂの入力側では、基本波データの更
新は三角波データのピークに同期して行われる。
以下に説明する。まず、基本波データラッチ回路４にて
ラッチされた基本波データ１４は、後段のラッチ回路８
に入力されアンド回路４ｏからのラッチパルス待ちの状
態となる。この時点でラッチ回路８の出力データ１４ａ
は前回ラッチされた基本波データ１４がそのまま出力さ
れており、データの更新はまだ行われていない。また一
方、三角波データのピーク検出回路１ｏは、三角波デー
タ発生回路５の三角波データ１５の出力ピーク値Ｔｐを
検出する。そのピーク値ＴＰの検出信号のエツジとパル
ス遅延回路３９（ここで、パルス遅延時間ｔ３は、パル
ス遅延回路３９の抵抗ＲとコンデンサＣとによって決ま
る。）の出力とをラッチパルス生成回路９の排他的論理
和に入力し、その出力ＲＰとラッチ信号生成回路２の出
力ＣＥとをアンド回路４０に取込む。そしてアンド回路
４０の出力であるラッチパルス３４を後段のラッチ回路
８にラッチ信号として与える。このラッチ信号を受ける
とラッチ回路８は基本波データの更新データを次段のコ
ンパレータ６ａ、６ｂに出力する。このようにして、コ
ンパレータ６ａ、６ｂの入力側では、基本波データの更
新は三角波データのピークに同期して行われる。
なお、上記実施例は、説明の都合上、単相ＰＷＭ制御イ
ンバータについて説明したが、多相インバータであって
もよく、また高周波ＰＷＭ制御を採用した装置であれば
上記実施例と同様の効果を奏する。
ンバータについて説明したが、多相インバータであって
もよく、また高周波ＰＷＭ制御を採用した装置であれば
上記実施例と同様の効果を奏する。
以上のようにこの発明によれば、基本波データをラッチ
するラッチ回路を２段構成にして設け、基本波データの
更新に際しては、三角波データのピークに同期させて後
段のラッチ回路に該基本波データをラッチするので、短
絡防止期間の設定に支障を来たすこともなく、基本波デ
ータの大きな変化にも不要なパルスの発生がなくなり、
アーム短絡を防止できる効果がある。
するラッチ回路を２段構成にして設け、基本波データの
更新に際しては、三角波データのピークに同期させて後
段のラッチ回路に該基本波データをラッチするので、短
絡防止期間の設定に支障を来たすこともなく、基本波デ
ータの大きな変化にも不要なパルスの発生がなくなり、
アーム短絡を防止できる効果がある。
第１図はこの発明の一実施例によるＰＷＭ信号発生回路
を示す回路図、第２図は第１図の動作を示す要部の波形
図、第３図は従来のＰＷＭ信号発生回路を示す回路図、
第４図は従来のコンパレータ出力波形図、第５図は従来
の短絡防止期間生成タイミング図、第６図は従来のＰＷ
Ｍ信号発生タイミング図である。 図において、１はマイクロプロセッサ、４は基本波デー
タラッチ回路、５は三角波データ発生回路、６ａ、６ｂ
はコンパレータ（比較回路）、９はラッチパルス生成回
路、８はラッチ回路、１０はピーク検出回路である。 なお、図中、同一符号は同一、又は相当部分を示す。 第３１ａ （外２名） ｌど 第 図 ３６（ＰＷＭ相号） ｊ亨シ］ 第 ■ 第 １８（コンハルータ出力） ２０（ＰＷＭＪ言号） ２８（短絡坊主期間）
を示す回路図、第２図は第１図の動作を示す要部の波形
図、第３図は従来のＰＷＭ信号発生回路を示す回路図、
第４図は従来のコンパレータ出力波形図、第５図は従来
の短絡防止期間生成タイミング図、第６図は従来のＰＷ
Ｍ信号発生タイミング図である。 図において、１はマイクロプロセッサ、４は基本波デー
タラッチ回路、５は三角波データ発生回路、６ａ、６ｂ
はコンパレータ（比較回路）、９はラッチパルス生成回
路、８はラッチ回路、１０はピーク検出回路である。 なお、図中、同一符号は同一、又は相当部分を示す。 第３１ａ （外２名） ｌど 第 図 ３６（ＰＷＭ相号） ｊ亨シ］ 第 ■ 第 １８（コンハルータ出力） ２０（ＰＷＭＪ言号） ２８（短絡坊主期間）
Claims (1)
- マイクロプロセッサから出力される矩形波の基本波デー
タと三角波データ発生回路から出力される三角波データ
との両データよりコンパレータを介してＰＷＭ出力電圧
信号を得るインバータ装置のＰＷＭ信号発生回路におい
て、前記マイクロプロセッサの制御信号によって前記基
本波データをラッチする基本波データラッチ回路と、前
記三角波データ発生回路から出力される三角波データの
ピーク値を検出するピーク検出回路と、前記ピーク検出
回路の出力から前記ピーク値に同期したラッチパルスを
生成するラッチパルス生成回路と、前記ラッチパルスに
よって前記基本波データラッチ回路の出力信号をラッチ
し、そのラッチデータを後段のコンパレータに与えるラ
ッチ回路とを備えたことを特徴とするインバータ装置の
ＰＷＭ信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2162396A JPH0454874A (ja) | 1990-06-20 | 1990-06-20 | インバータ装置のｐｗｍ信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2162396A JPH0454874A (ja) | 1990-06-20 | 1990-06-20 | インバータ装置のｐｗｍ信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0454874A true JPH0454874A (ja) | 1992-02-21 |
Family
ID=15753797
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2162396A Pending JPH0454874A (ja) | 1990-06-20 | 1990-06-20 | インバータ装置のｐｗｍ信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0454874A (ja) |
-
1990
- 1990-06-20 JP JP2162396A patent/JPH0454874A/ja active Pending
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