JPH0454989B2 - - Google Patents
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- JPH0454989B2 JPH0454989B2 JP57218588A JP21858882A JPH0454989B2 JP H0454989 B2 JPH0454989 B2 JP H0454989B2 JP 57218588 A JP57218588 A JP 57218588A JP 21858882 A JP21858882 A JP 21858882A JP H0454989 B2 JPH0454989 B2 JP H0454989B2
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- JP
- Japan
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- region
- gate
- control gate
- film
- shielding
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F39/00—Integrated devices, or assemblies of multiple devices, comprising at least one element covered by group H10F30/00, e.g. radiation detectors comprising photodiode arrays
- H10F39/10—Integrated devices
- H10F39/12—Image sensors
- H10F39/196—Junction field effect transistor [JFET] image sensors; Static induction transistor [SIT] image sensors
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は静電誘導トランジスタを基本画素セル
とする半導体撮像装置に関し、特に入射光によつ
て生じたキヤリアが蓄積されるコントロールゲー
ト部のキヤパシターの構造に関するものである。
とする半導体撮像装置に関し、特に入射光によつ
て生じたキヤリアが蓄積されるコントロールゲー
ト部のキヤパシターの構造に関するものである。
従来技術と問題点
静電誘導トランジスタのゲートをフオトセルと
して働くコントロールゲートと素子分離や感度調
整に使用されるシールデイングゲートとに分割し
た新規な構造を有する画素セルが最近において提
案された（昭和57年特許願第157693号）。この画
素セルはコントロールゲートをキヤパシタで直流
カツトしてパルス動作を行なう光検出器であり、
構成簡易な上に光増幅作用が大きくて雑音に強く
しかも高速動作が可能であつて更に感度調節も純
電子的に行なえるという種々の優れた点を有して
いる。ところで上記キヤパシタは光の照射によつ
て発生したキヤリアの蓄積場所でもあり、この種
画素セルの特性を左右する重要な箇所である。従
来、静電誘導トランジスタ（以下SITと呼ぶ）を
基本画素セルとする半導体撮像装置において、コ
ントロールゲートに接続すべきキヤリア蓄積用キ
ヤパシタに関して求められる要請点は (1) デバイス構成上、受光面としてのコントロー
ルゲート部自体の大きさをキヤパシターの面積
としなければならないこと。
して働くコントロールゲートと素子分離や感度調
整に使用されるシールデイングゲートとに分割し
た新規な構造を有する画素セルが最近において提
案された（昭和57年特許願第157693号）。この画
素セルはコントロールゲートをキヤパシタで直流
カツトしてパルス動作を行なう光検出器であり、
構成簡易な上に光増幅作用が大きくて雑音に強く
しかも高速動作が可能であつて更に感度調節も純
電子的に行なえるという種々の優れた点を有して
いる。ところで上記キヤパシタは光の照射によつ
て発生したキヤリアの蓄積場所でもあり、この種
画素セルの特性を左右する重要な箇所である。従
来、静電誘導トランジスタ（以下SITと呼ぶ）を
基本画素セルとする半導体撮像装置において、コ
ントロールゲートに接続すべきキヤリア蓄積用キ
ヤパシタに関して求められる要請点は (1) デバイス構成上、受光面としてのコントロー
ルゲート部自体の大きさをキヤパシターの面積
としなければならないこと。
従つてキヤパシタの面積は単位画素セル面積
でおさえられてしまうこと。単位画素はますま
す微細化傾向にある。
でおさえられてしまうこと。単位画素はますま
す微細化傾向にある。
(2) フオトキヤリア蓄積性を維持するために低リ
ーク電流特性をもつた膜であること。
ーク電流特性をもつた膜であること。
(3) 信号読み出しを実用的に行なうために比較的
小さなパルス電圧でこの装置が再現性よく動作
するような所定の容量値のキヤパシターが安定
して得られること。
小さなパルス電圧でこの装置が再現性よく動作
するような所定の容量値のキヤパシターが安定
して得られること。
(4) 製造プロセス的により簡易化したいこと。以
上のことは一般的には予想できるところではあ
つたが具体的に如何なる構成が最良であるか否
かは全く未知数であつた。
上のことは一般的には予想できるところではあ
つたが具体的に如何なる構成が最良であるか否
かは全く未知数であつた。
また最近になつて、SITを用いた撮像素子
で、このキヤパシタの容量をある程度の範囲内
ではより大きくした方が画素セルの出力も大き
くなることが確認された。
で、このキヤパシタの容量をある程度の範囲内
ではより大きくした方が画素セルの出力も大き
くなることが確認された。
従つて如何にして良質で大容量のキヤパシタ
を得るかはこの種画素セルを製作する上で非常
に重要な課題であつた。
を得るかはこの種画素セルを製作する上で非常
に重要な課題であつた。
発明の目的
本発明はこのような事情に鑑みて為されたもの
であり、その目的はSITを用いた撮像素子に最適
な、従つて所定許容範囲内の漏れ電流；大容量且
つ良質なキヤパシタをコントロールゲート部に有
する半導体撮像装置を提供することにある。
であり、その目的はSITを用いた撮像素子に最適
な、従つて所定許容範囲内の漏れ電流；大容量且
つ良質なキヤパシタをコントロールゲート部に有
する半導体撮像装置を提供することにある。
本発明の目的は、第１導電型高抵抗のチヤンネ
ル領域２と、該チヤンネル領域を介して対向する
該第１導電型高不純物密度の第１主電極領域３及
び第２主電極領域１と、該チヤンネル領域に接し
て該第１主電極領域を挟むように設けられた第２
導電型高不純物密度のコントロールゲート領域４
及びシールデイングゲート領域５と該コントロー
ルゲート領域の少なく共一部の上部に設けられた
窒化膜６と、該窒化膜の上の検出すべき電磁波に
対して透明な導電層７とからなる複数の静電誘導
トランジスタと、前記導電層のそれぞれに接続さ
れた走査回路と、前記シールデイングゲート領域
に接続された第１のトランジスタTR1と、前記第
１主電極領域とビデオ信号出力端の間に接続され
た第２のトランジスタTR3とから構成され、前記
第１のトランジスタにより前記シールデイング領
域に蓄えられた電荷をクリアーすることによつて
達成される。
ル領域２と、該チヤンネル領域を介して対向する
該第１導電型高不純物密度の第１主電極領域３及
び第２主電極領域１と、該チヤンネル領域に接し
て該第１主電極領域を挟むように設けられた第２
導電型高不純物密度のコントロールゲート領域４
及びシールデイングゲート領域５と該コントロー
ルゲート領域の少なく共一部の上部に設けられた
窒化膜６と、該窒化膜の上の検出すべき電磁波に
対して透明な導電層７とからなる複数の静電誘導
トランジスタと、前記導電層のそれぞれに接続さ
れた走査回路と、前記シールデイングゲート領域
に接続された第１のトランジスタTR1と、前記第
１主電極領域とビデオ信号出力端の間に接続され
た第２のトランジスタTR3とから構成され、前記
第１のトランジスタにより前記シールデイング領
域に蓄えられた電荷をクリアーすることによつて
達成される。
発明の実施例
第１図は本発明の半導体撮像装置に使用する画
素セルの１実施例を示す素子断面図である。同図
において、１はSiのn+基板、２は高抵抗なn-層
（ないしは真性半導体層）、３は高不純物密度な
n+領域から成る１方の主電極（ドレイン）、４は
高不純物密度なP+領域から成る第１のゲート
（コントロールゲート）、５は高不純物密度なP+
領域から成る第２のゲート（シールデイングゲー
ト）、６はSi8N4膜、７はコントロールゲート電
極となるSnO2膜、８はドレイン電極、９はSiO2
膜、１０はソース電極、１１はスイツチング用の
トランジスタ、φSはその制御信号、１２はシール
デイングゲート電極、１３はφGという読み出し
パルス電圧を図示しない画素選択回路からSnO2
膜７に加える選択線、１４は負荷抵抗、１５はビ
デオ電圧電源、１７は出力端子、１８は光入力で
ある。本実施例の画素セルはコントロールゲート
４上にSiO2膜９とSi8N4膜６とを介して透明導電
体であるSnO2膜７を形成し、キヤパシタとした
ものである。
素セルの１実施例を示す素子断面図である。同図
において、１はSiのn+基板、２は高抵抗なn-層
（ないしは真性半導体層）、３は高不純物密度な
n+領域から成る１方の主電極（ドレイン）、４は
高不純物密度なP+領域から成る第１のゲート
（コントロールゲート）、５は高不純物密度なP+
領域から成る第２のゲート（シールデイングゲー
ト）、６はSi8N4膜、７はコントロールゲート電
極となるSnO2膜、８はドレイン電極、９はSiO2
膜、１０はソース電極、１１はスイツチング用の
トランジスタ、φSはその制御信号、１２はシール
デイングゲート電極、１３はφGという読み出し
パルス電圧を図示しない画素選択回路からSnO2
膜７に加える選択線、１４は負荷抵抗、１５はビ
デオ電圧電源、１７は出力端子、１８は光入力で
ある。本実施例の画素セルはコントロールゲート
４上にSiO2膜９とSi8N4膜６とを介して透明導電
体であるSnO2膜７を形成し、キヤパシタとした
ものである。
第１図におけるコントロールゲート４及びシー
ルデイングゲート５は素子全面に形成したSiO2
膜９をコントロールゲート４及びシールデイング
ゲート５形成部分だけ薄くエツチングし、その薄
くしたSiO2膜を通してひ素をドープすることで
形成され、次にドレイン３を形成するためにドレ
イン３形成部分のSiO2膜は全て取り除くがコン
トロールゲート４及びシールデイングゲート５上
部のSi−O2膜はマスクとして残存させておくも
のであり、これを取り除くためには工程が１つ追
加されることになる。そこで本実施例ではコント
ロールゲート４上部の製造プロセス上必然的に残
るSiO2膜９はそのまま残しておき、その上に
Si8N4膜６を形成したものである。絶縁膜として
SiO2、Al2O3などの酸化膜、Si8N4などの窒化膜
があるが一般的には製作容易な酸化膜が使われて
いる。ここで本発明にかかるゲートキヤパシタの
構成に窒化膜を選択したのは、前述した従来技術
と問題点の項で挙げた４つの条件にてらして、本
発明者らが外付けのコンデンサを使つたSIT撮像
セル動作特性シミユレーシヨンや評価実験を行な
つた結果到達し得た結論である。この場合のキヤ
パシタの評価は上記絶縁膜の性質のみならず絶縁
膜の上下に形成される層との整合性を含めて全体
として行なわなければならない。
ルデイングゲート５は素子全面に形成したSiO2
膜９をコントロールゲート４及びシールデイング
ゲート５形成部分だけ薄くエツチングし、その薄
くしたSiO2膜を通してひ素をドープすることで
形成され、次にドレイン３を形成するためにドレ
イン３形成部分のSiO2膜は全て取り除くがコン
トロールゲート４及びシールデイングゲート５上
部のSi−O2膜はマスクとして残存させておくも
のであり、これを取り除くためには工程が１つ追
加されることになる。そこで本実施例ではコント
ロールゲート４上部の製造プロセス上必然的に残
るSiO2膜９はそのまま残しておき、その上に
Si8N4膜６を形成したものである。絶縁膜として
SiO2、Al2O3などの酸化膜、Si8N4などの窒化膜
があるが一般的には製作容易な酸化膜が使われて
いる。ここで本発明にかかるゲートキヤパシタの
構成に窒化膜を選択したのは、前述した従来技術
と問題点の項で挙げた４つの条件にてらして、本
発明者らが外付けのコンデンサを使つたSIT撮像
セル動作特性シミユレーシヨンや評価実験を行な
つた結果到達し得た結論である。この場合のキヤ
パシタの評価は上記絶縁膜の性質のみならず絶縁
膜の上下に形成される層との整合性を含めて全体
として行なわなければならない。
第１図のSITセルにおいてコントロールゲート
キヤパシタ部６，７，９の作用を簡単に説明す
る。まず光のない状態でコントロールゲート４の
P+領域にフオトキヤリアの蓄積がないものとす
る。また図において光入力がある場合には図示さ
れていない遮光手段によりシールデイングゲート
５などには光が照射されないものとする。SITを
画素セルとするためにはチヤンネルとなるn-領
域２の不純物密度はおおよそ１×1016cm-8以下、
ゲート、ソース及びドレイン領域の不純物密度は
おおよそ１×1018cm-8以上とする。ゲート電圧が
0Vでもドレイン・ソース間電流が流れないため
には拡散電位のみでゲートとゲートの間及びチヤ
ンネルが既に空乏化するような寸法とゲート間隔
に選ばれている。コントロールゲート４やシール
デイングゲート５のP+領域直下のデバイス厚み
方向のポテンシヤル分布は表面側（Ｐ＋層側）が
高電位でソース１０のn+側が低電位をもち、ゲ
ート領域４，５とSiのn+基板１の間でダイオード
が形成される接合となつている。またドレイン３
のn+領域直下のデバイス厚さ方向の電位分布は
ドレイン３及びソース１０はビデオ電圧１５が印
加されていなければ等しく両者の領域の間のある
地点（真のゲート点と呼ぶ）で電位は極大値をも
つている。このためドレイン３とソース１０間に
電圧を印加してもドレイン電流は上記障壁による
空乏層のひろがりによりピンチオフされていて流
れない。また電源１５を印加せずにゲート制御用
パルス電圧φGを１３を通じてゲート電極７に印
加しても流れない。もちろんφG又はビデオ電源
１５のいずれか１方を印加した状態で光が照射さ
れても電流は流れない。すなわちSITを用いたセ
ルでは光がコントロールゲート４に照射され直下
のP+領域に光励起された１方の電荷としてのホ
ールが光量に応じて蓄積され、ビデオ電圧電源１
５がφSによつてドレイン３，ソース１０間に印加
された状態で前述したドレイン３のn+領域直下
に形成される真のゲートのポテンシヤルがある値
に定まる。この状態で正の１定電圧ゲートパルス
φGがドレイン電極７に入力すると、ここにゲー
ト電極７，絶縁膜６，酸化膜９などで形成された
ところのゲートキヤパシターにパルスに応じた電
圧がかかり、さらにこのゲートキヤパシタと等価
回路的には直列にコントロールゲートP+領域か
らドレイン領域１０に向けて形成されているダイ
オード接合容量（CDS）が接続されているから、
上記印加されたパルス電圧はゲートキヤパシタと
ダイオード接合容量（CDS）で分圧された１部が
上記ダイオードの端子電圧、従つて真のゲート電
位を前の状態から分圧分だけ引き下げこの結果は
じめてポテンシヤル障壁をこえてドレインソース
間電流が得られるわけである。従つてビデオ電圧
一定、ゲート制御パルス値は一定であるから各セ
ルに形成されているからコントロールゲートキヤ
パシタは容量が一定でしかも漏れ電流も少なく、
所望の容量値で均一にそろつて形成されることが
きわめて重要な要素となるわけである。また外付
けのコントロールゲートキヤパシタ等を用いた実
験によれば１セル当りのキヤパシタ容量は実用的
にみて1/10ないし数10PＦ程度は必要であること
がわかつた。更にまた窒化膜の比誘電率は〜５と
酸化膜の比誘電率〜3.2より大きくキヤパシタ形
成上有利であり、薄膜化した場合でも緻密な膜の
ためピンホールも出来にくく、製造上では低温で
均一な膜が得られ、またSITセルの製造プロセス
上酸化膜のウエツトエツチングのマスク材として
利用できる窒化膜は材料としても好都合である。
キヤパシタ部６，７，９の作用を簡単に説明す
る。まず光のない状態でコントロールゲート４の
P+領域にフオトキヤリアの蓄積がないものとす
る。また図において光入力がある場合には図示さ
れていない遮光手段によりシールデイングゲート
５などには光が照射されないものとする。SITを
画素セルとするためにはチヤンネルとなるn-領
域２の不純物密度はおおよそ１×1016cm-8以下、
ゲート、ソース及びドレイン領域の不純物密度は
おおよそ１×1018cm-8以上とする。ゲート電圧が
0Vでもドレイン・ソース間電流が流れないため
には拡散電位のみでゲートとゲートの間及びチヤ
ンネルが既に空乏化するような寸法とゲート間隔
に選ばれている。コントロールゲート４やシール
デイングゲート５のP+領域直下のデバイス厚み
方向のポテンシヤル分布は表面側（Ｐ＋層側）が
高電位でソース１０のn+側が低電位をもち、ゲ
ート領域４，５とSiのn+基板１の間でダイオード
が形成される接合となつている。またドレイン３
のn+領域直下のデバイス厚さ方向の電位分布は
ドレイン３及びソース１０はビデオ電圧１５が印
加されていなければ等しく両者の領域の間のある
地点（真のゲート点と呼ぶ）で電位は極大値をも
つている。このためドレイン３とソース１０間に
電圧を印加してもドレイン電流は上記障壁による
空乏層のひろがりによりピンチオフされていて流
れない。また電源１５を印加せずにゲート制御用
パルス電圧φGを１３を通じてゲート電極７に印
加しても流れない。もちろんφG又はビデオ電源
１５のいずれか１方を印加した状態で光が照射さ
れても電流は流れない。すなわちSITを用いたセ
ルでは光がコントロールゲート４に照射され直下
のP+領域に光励起された１方の電荷としてのホ
ールが光量に応じて蓄積され、ビデオ電圧電源１
５がφSによつてドレイン３，ソース１０間に印加
された状態で前述したドレイン３のn+領域直下
に形成される真のゲートのポテンシヤルがある値
に定まる。この状態で正の１定電圧ゲートパルス
φGがドレイン電極７に入力すると、ここにゲー
ト電極７，絶縁膜６，酸化膜９などで形成された
ところのゲートキヤパシターにパルスに応じた電
圧がかかり、さらにこのゲートキヤパシタと等価
回路的には直列にコントロールゲートP+領域か
らドレイン領域１０に向けて形成されているダイ
オード接合容量（CDS）が接続されているから、
上記印加されたパルス電圧はゲートキヤパシタと
ダイオード接合容量（CDS）で分圧された１部が
上記ダイオードの端子電圧、従つて真のゲート電
位を前の状態から分圧分だけ引き下げこの結果は
じめてポテンシヤル障壁をこえてドレインソース
間電流が得られるわけである。従つてビデオ電圧
一定、ゲート制御パルス値は一定であるから各セ
ルに形成されているからコントロールゲートキヤ
パシタは容量が一定でしかも漏れ電流も少なく、
所望の容量値で均一にそろつて形成されることが
きわめて重要な要素となるわけである。また外付
けのコントロールゲートキヤパシタ等を用いた実
験によれば１セル当りのキヤパシタ容量は実用的
にみて1/10ないし数10PＦ程度は必要であること
がわかつた。更にまた窒化膜の比誘電率は〜５と
酸化膜の比誘電率〜3.2より大きくキヤパシタ形
成上有利であり、薄膜化した場合でも緻密な膜の
ためピンホールも出来にくく、製造上では低温で
均一な膜が得られ、またSITセルの製造プロセス
上酸化膜のウエツトエツチングのマスク材として
利用できる窒化膜は材料としても好都合である。
また第１図の中でSnO2膜７は透明電極として
可視短波長に対し透過率が高いのでSi8N4膜６と
組合せれば短波長可視光用に適する画素セルとな
る。しかし耐圧性はSnO2よりポリSiの方が高い
ので耐圧性が要求される場合にはSnO2膜７をポ
リSi膜で代替すると良い。なおコントロールゲー
ト４は上記実施例ではP+であるがn+であつても
良いことは勿論である。
可視短波長に対し透過率が高いのでSi8N4膜６と
組合せれば短波長可視光用に適する画素セルとな
る。しかし耐圧性はSnO2よりポリSiの方が高い
ので耐圧性が要求される場合にはSnO2膜７をポ
リSi膜で代替すると良い。なおコントロールゲー
ト４は上記実施例ではP+であるがn+であつても
良いことは勿論である。
第２図は第１図の等価回路である。同図におい
て光入力１８によりコントロールゲート領域４に
フオトホールの蓄積が行なわれトランジスタ１１
のベース（ないしはゲート）にφSというパルス電
圧が加わりさらにφGが印加されると前述したよ
うに光入力１８に応じたドレイン電流が生じ光出
力信号がビデオライン１７より得られる。光入力
１８の強弱によつて出力端子１７の光出力は変化
しダイナミツクレンジが大きいという特性が得ら
れ光増幅率は108と従来のバイポーラトランジス
タよりも１桁以上高感度である。ゲートキヤパシ
タＣは前述のパルス信号伝達の役割の他に直流カ
ツトしてフオトキヤリアの蓄積を行なう。シール
デイングゲート５はコントロールゲート４と共同
してドレイン３直下のn-層に形成されるチヤン
ネルを制御すると共に複数の画素セルを集積化し
た場合に各画素セルを空乏層で分離する役目をし
ている。
て光入力１８によりコントロールゲート領域４に
フオトホールの蓄積が行なわれトランジスタ１１
のベース（ないしはゲート）にφSというパルス電
圧が加わりさらにφGが印加されると前述したよ
うに光入力１８に応じたドレイン電流が生じ光出
力信号がビデオライン１７より得られる。光入力
１８の強弱によつて出力端子１７の光出力は変化
しダイナミツクレンジが大きいという特性が得ら
れ光増幅率は108と従来のバイポーラトランジス
タよりも１桁以上高感度である。ゲートキヤパシ
タＣは前述のパルス信号伝達の役割の他に直流カ
ツトしてフオトキヤリアの蓄積を行なう。シール
デイングゲート５はコントロールゲート４と共同
してドレイン３直下のn-層に形成されるチヤン
ネルを制御すると共に複数の画素セルを集積化し
た場合に各画素セルを空乏層で分離する役目をし
ている。
第３図は本発明の半導体撮像装置に使用する画
素セルの他の実施例を示す素子断面図である。こ
の画素セルは、コントロールゲート４上にSi8N4
膜６のみを介してSnO2膜７を形成したものであ
る。第１図の実施例ではSiO2膜９により等価的
に形成される直列容量の影響で窒化薄膜で形成さ
れる容量がその薄膜を薄くしてもあまり容量を大
きく出来ないという欠点があるが本実施例ではそ
のような不都合はなく、また製造上窒化膜下に酸
化膜がない方がコントロールゲート４のP+領域
をアノードとしてデバイス内に形成されるダイオ
ードの電気的特性が良好なものが得られ易いとい
う利点がある。また層構成が単純なので密着性の
問題も少なくなる。
素セルの他の実施例を示す素子断面図である。こ
の画素セルは、コントロールゲート４上にSi8N4
膜６のみを介してSnO2膜７を形成したものであ
る。第１図の実施例ではSiO2膜９により等価的
に形成される直列容量の影響で窒化薄膜で形成さ
れる容量がその薄膜を薄くしてもあまり容量を大
きく出来ないという欠点があるが本実施例ではそ
のような不都合はなく、また製造上窒化膜下に酸
化膜がない方がコントロールゲート４のP+領域
をアノードとしてデバイス内に形成されるダイオ
ードの電気的特性が良好なものが得られ易いとい
う利点がある。また層構成が単純なので密着性の
問題も少なくなる。
Si3N4膜は６の厚さは40，50Å以下ではトンネ
ル電流が流れて絶縁膜の役目を果さず、2000Å以
上だと膜にひび割れが生じて良質な膜が得られな
いので50Å〜2000Åの範囲のSi8N4膜が最も製造
し易い。
ル電流が流れて絶縁膜の役目を果さず、2000Å以
上だと膜にひび割れが生じて良質な膜が得られな
いので50Å〜2000Åの範囲のSi8N4膜が最も製造
し易い。
第５図において、SnO2膜７の代わりにポリSi
膜（DOPOS）やAl膜を使用しても良い。特にAl
は、Sn−O2，DOPOSに比べ耐圧が高く、電子線
等の高エネルギー放射線検出用に好適である。コ
ントロールゲート４がn+であつても適用し得る。
実験によれば1000ÅのSi8N4膜の最大容量は
SnO2、DOPOS、Alのいずれの電極使用時にも
450〜500pF／mm2であつた。
膜（DOPOS）やAl膜を使用しても良い。特にAl
は、Sn−O2，DOPOSに比べ耐圧が高く、電子線
等の高エネルギー放射線検出用に好適である。コ
ントロールゲート４がn+であつても適用し得る。
実験によれば1000ÅのSi8N4膜の最大容量は
SnO2、DOPOS、Alのいずれの電極使用時にも
450〜500pF／mm2であつた。
第４図は本発明に係る半導体撮像装置の１実施
例を示すセルマトリツクス要部平面図である。同
図において４−１は受光部としてのコントロール
ゲート領域、３はドレイン領域４−２及び５はシ
ールデイングゲート領域、１３はゲート制御パル
ス印加用のリード線、１６はビデオ信号ラインで
ある。第４図のセル平面形状を有する２次元半導
体撮像素子のコントロールゲートキヤパシタを第
３図に示す構成で６の透明電極としてSnO2、
SiN4膜厚700Å、で形成し、ゲートP+領域の深さ
2μ、高抵抗なn-層２の厚さ11μ、セルサイズ100
×100μのデバイスを試作しその隣接する各セル
ごとの入射光強度対出力電圧値を測定したところ
きわめて各セルの特性がそろつており、従つて窒
化膜Si8N4の均一性が確認された。
例を示すセルマトリツクス要部平面図である。同
図において４−１は受光部としてのコントロール
ゲート領域、３はドレイン領域４−２及び５はシ
ールデイングゲート領域、１３はゲート制御パル
ス印加用のリード線、１６はビデオ信号ラインで
ある。第４図のセル平面形状を有する２次元半導
体撮像素子のコントロールゲートキヤパシタを第
３図に示す構成で６の透明電極としてSnO2、
SiN4膜厚700Å、で形成し、ゲートP+領域の深さ
2μ、高抵抗なn-層２の厚さ11μ、セルサイズ100
×100μのデバイスを試作しその隣接する各セル
ごとの入射光強度対出力電圧値を測定したところ
きわめて各セルの特性がそろつており、従つて窒
化膜Si8N4の均一性が確認された。
第５図はコントロールゲート４のキヤパシタの
値を2.3pF、5pF、10pF、20pF、50pFと変化させ
た場合における画素セルの出力特性を縦軸に出力
電流Ａ，横軸に入射光パワーをとつて図示したも
のであり、キヤパシタの容量値がある範囲内では
大きいほど性能のよい画素セルが得られることが
わかる。
値を2.3pF、5pF、10pF、20pF、50pFと変化させ
た場合における画素セルの出力特性を縦軸に出力
電流Ａ，横軸に入射光パワーをとつて図示したも
のであり、キヤパシタの容量値がある範囲内では
大きいほど性能のよい画素セルが得られることが
わかる。
第６図は第４図に示した平面形状の半導体撮像
装置の要部電気回路図である。同図において３０
は本発明のフオトセルをマトリツクスにしたも
の、シールデイングゲートは電源３５、抵抗３
６、コンデンサ３７によつて接地もしくは適当な
逆バイアス電位に固定される。１１はビデオライ
ン選択用のスイツチングトランジスタ、１２はビ
デオライン選択パルスφSを与えるビデオライン選
択回路、１４は負荷抵抗、１５はビデオ電圧源、
１８は光入力、である。
装置の要部電気回路図である。同図において３０
は本発明のフオトセルをマトリツクスにしたも
の、シールデイングゲートは電源３５、抵抗３
６、コンデンサ３７によつて接地もしくは適当な
逆バイアス電位に固定される。１１はビデオライ
ン選択用のスイツチングトランジスタ、１２はビ
デオライン選択パルスφSを与えるビデオライン選
択回路、１４は負荷抵抗、１５はビデオ電圧源、
１８は光入力、である。
第７図、第８図は本発明の半導体撮像装置の別
の実施例を示すもので１次元ラインセンサーの例
である。第７図は１次元ラインセンサーの要部素
子平面図であり、同図において、CG1〜CGoはコ
ントロールゲート領域、SGはシールデイングゲ
ート領域、Ｓ(D)はソース又はドレイン領域φG1〜
φGoは読み出し用パルス、Ｇはシールデイングゲ
ートにたまつたキヤリアを抜き去るためにSITセ
ルと同一基板に形成されたMOSトランジスタの
ゲート、SDは同じトランジスタのソース又はド
レイン電極を示す。
の実施例を示すもので１次元ラインセンサーの例
である。第７図は１次元ラインセンサーの要部素
子平面図であり、同図において、CG1〜CGoはコ
ントロールゲート領域、SGはシールデイングゲ
ート領域、Ｓ(D)はソース又はドレイン領域φG1〜
φGoは読み出し用パルス、Ｇはシールデイングゲ
ートにたまつたキヤリアを抜き去るためにSITセ
ルと同一基板に形成されたMOSトランジスタの
ゲート、SDは同じトランジスタのソース又はド
レイン電極を示す。
第８図は第７図の半導体撮像装置の等価回路図
であり、同図から明らかなようにこの装置はシー
ルデイングゲートが共通で、前述したMOSトラ
ンジスタTR1によりシールデイングゲートにたま
つた電荷を駆動パルスφRで抜き去る機能を有し
ており高速走査等に適している。Q1〜QoはSIT
を用いたフオトセルで素子ごとに容量が設けられ
ている。VEはビデオ電圧源である。
であり、同図から明らかなようにこの装置はシー
ルデイングゲートが共通で、前述したMOSトラ
ンジスタTR1によりシールデイングゲートにたま
つた電荷を駆動パルスφRで抜き去る機能を有し
ており高速走査等に適している。Q1〜QoはSIT
を用いたフオトセルで素子ごとに容量が設けられ
ている。VEはビデオ電圧源である。
第９図は本発明の半導体撮像装置に使用する画
素セルの他の実施例を示す要部断面図である。同
図は画素セルのキヤパシタ構成は第３図のものと
同じであり、異なる点はSITセルのＰ型のコント
ロールゲート領域４′とドレイン領域３との距離
W1をシールデイングゲート領域５′とドレイン領
域３との距離W2より大きくしたものである。こ
うすることによりシールデイングゲート５′の光
感度を低下させフオトセルの受光機能をコントロ
ールゲートだけ受けもたせることができる。同様
な目的でシールデイングゲート領域とドレイン領
域との拡散電位（以下Vbi（Ｓ）とする）をコント
ロールゲート領域とドレイン領域の拡散電位（以
下Vbi(C)）よりも大きくするようなデバイス上の
種々の構成を採ることができる。また前述したよ
うにアルミ膜等でコントロールゲート領域以外を
遮蔽してもよい。
素セルの他の実施例を示す要部断面図である。同
図は画素セルのキヤパシタ構成は第３図のものと
同じであり、異なる点はSITセルのＰ型のコント
ロールゲート領域４′とドレイン領域３との距離
W1をシールデイングゲート領域５′とドレイン領
域３との距離W2より大きくしたものである。こ
うすることによりシールデイングゲート５′の光
感度を低下させフオトセルの受光機能をコントロ
ールゲートだけ受けもたせることができる。同様
な目的でシールデイングゲート領域とドレイン領
域との拡散電位（以下Vbi（Ｓ）とする）をコント
ロールゲート領域とドレイン領域の拡散電位（以
下Vbi(C)）よりも大きくするようなデバイス上の
種々の構成を採ることができる。また前述したよ
うにアルミ膜等でコントロールゲート領域以外を
遮蔽してもよい。
以上の実施例においてはｎチヤンネルで説明し
たがもちろんＰチヤンネルでもよいことは明らか
である。また上記実施例ではすべてゲート側の
n+層３側にビデオ電圧源を印加し、n+基板１側
を接地した構成で説明したが逆にn+基板１側の
電極１０にビデオ電源を印加し、ゲート側のn+
層３を接地する逆動作としてもよい。又チヤンネ
ル領域が逆導電型のSITで構成してもよい。
たがもちろんＰチヤンネルでもよいことは明らか
である。また上記実施例ではすべてゲート側の
n+層３側にビデオ電圧源を印加し、n+基板１側
を接地した構成で説明したが逆にn+基板１側の
電極１０にビデオ電源を印加し、ゲート側のn+
層３を接地する逆動作としてもよい。又チヤンネ
ル領域が逆導電型のSITで構成してもよい。
発明の効果
以上説明したように、本発明によれば、ドレイ
ンないしはソース領域とコントロールゲート及び
シールデイングゲートから成る静電誘導トランジ
スタで各画素セルを構成し、これを複数１次元あ
るいは２次元方向に配列したものであり、１セル
１トランジスタ構造である上に光増幅作用が大き
く低雑音なので装置の小型化、高集積化が図れ、
また高速動作が可能であるという本質的特徴を有
すると共に、コントロールゲート上に少なくとも
窒化膜を介して検出すべき電磁波に対し透明な導
電層が設けられ、この導電層がコントロールゲー
ト電極となつているので、漏れ電流が少なくて蓄
積電荷の保持性能が高く、大容量で良質なキヤパ
シタがコントロール部に形成される。
ンないしはソース領域とコントロールゲート及び
シールデイングゲートから成る静電誘導トランジ
スタで各画素セルを構成し、これを複数１次元あ
るいは２次元方向に配列したものであり、１セル
１トランジスタ構造である上に光増幅作用が大き
く低雑音なので装置の小型化、高集積化が図れ、
また高速動作が可能であるという本質的特徴を有
すると共に、コントロールゲート上に少なくとも
窒化膜を介して検出すべき電磁波に対し透明な導
電層が設けられ、この導電層がコントロールゲー
ト電極となつているので、漏れ電流が少なくて蓄
積電荷の保持性能が高く、大容量で良質なキヤパ
シタがコントロール部に形成される。
従つてセル間の均一性や比較的小さいゲートパ
ルスで動作し得る特性の優れた静電誘導トランジ
スタ画素セルから成る半導体撮像装置が実現でき
る。
ルスで動作し得る特性の優れた静電誘導トランジ
スタ画素セルから成る半導体撮像装置が実現でき
る。
第１図，第３図，第９図は本発明に使用する画
素セルのそれぞれ異なる実施例を示す要部素子断
面図、第２図は第１図の等価回路図、第４図、第
７図は本発明のセル要部の平面図、第５図はコン
トロールゲート上のキヤパシタを変化させた場合
の出力特性変化を示す線図、第６図は本発明の画
素セルを２次元マトリツクスに配した撮像装置の
要部電気回路図、第８図は本発明の画素セルを１
次元撮像装置に構成したものの要部電気回路図、
である。 １はSiのn+基板、２はn-層、３はドレイン、
４はコントロールゲート、５はシールデイングゲ
ート、である。
素セルのそれぞれ異なる実施例を示す要部素子断
面図、第２図は第１図の等価回路図、第４図、第
７図は本発明のセル要部の平面図、第５図はコン
トロールゲート上のキヤパシタを変化させた場合
の出力特性変化を示す線図、第６図は本発明の画
素セルを２次元マトリツクスに配した撮像装置の
要部電気回路図、第８図は本発明の画素セルを１
次元撮像装置に構成したものの要部電気回路図、
である。 １はSiのn+基板、２はn-層、３はドレイン、
４はコントロールゲート、５はシールデイングゲ
ート、である。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型高抵抗のチヤンネル領域２と、該
チヤンネル領域を介して対向する該第１導電型高
不純物密度の第１主電極領域３及び第２主電極領
域１と、該チヤンネル領域に接して該第１主電極
領域を挟むように設けられた第２導電型高不純物
密度のコントロールゲート領域４及びシールデイ
ングゲート領域５と該コントロールゲート領域の
少なく共一部の上部に設けられた窒化膜６と、該
窒化膜の上の検出すべき電磁波に対して透明な導
電層７とからなる複数の静電誘導トランジスタ
と、前記導電層のそれぞれに接続された走査回路
と、前記シールデイングゲート領域に接続された
第１のトランジスタTR1と、前記第１主電極領域
とビデオ信号出力端の間に接続された第２のトラ
ンジスタTR3とから構成され、前記第１のトラン
ジスタにより前記シールデイング領域に蓄えられ
た電荷をクリアーすることを特徴とする一次元半
導体撮像装置。 ２ 前記窒化膜の厚さが50乃至1000Åであること
を特徴とする前記特許請求の範囲第１項記載の一
次元半導体撮像装置。 ３ 前記導電層がＡ１であり、前記電磁波が高エ
ネルギー放射線であることを特徴とする前記特許
請求の範囲第１項又は第２項記載の一次元半導体
撮像装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218588A JPS59107571A (ja) | 1982-12-13 | 1982-12-13 | 一次元半導体撮像装置 |
| US06/882,454 US4719499A (en) | 1982-12-13 | 1986-07-08 | Semiconductor imaging device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218588A JPS59107571A (ja) | 1982-12-13 | 1982-12-13 | 一次元半導体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59107571A JPS59107571A (ja) | 1984-06-21 |
| JPH0454989B2 true JPH0454989B2 (ja) | 1992-09-01 |
Family
ID=16722302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57218588A Granted JPS59107571A (ja) | 1982-12-13 | 1982-12-13 | 一次元半導体撮像装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4719499A (ja) |
| JP (1) | JPS59107571A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248567A (ja) * | 1985-04-26 | 1986-11-05 | Matsushita Electronics Corp | 接合型電界効果トランジスタ |
| US8214047B2 (en) * | 2004-09-27 | 2012-07-03 | Advanced Neuromodulation Systems, Inc. | Method of using spinal cord stimulation to treat gastrointestinal and/or eating disorders or conditions |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58105672A (ja) * | 1981-12-17 | 1983-06-23 | Fuji Photo Film Co Ltd | 半導体撮像装置 |
| JPS5945781A (ja) * | 1982-09-09 | 1984-03-14 | Fuji Photo Film Co Ltd | 半導体撮像装置 |
| JPS6259902A (ja) * | 1985-09-10 | 1987-03-16 | Mitsubishi Electric Corp | 多色光学フイルタの製造方法 |
| JP2560038B2 (ja) * | 1987-08-03 | 1996-12-04 | 日本合成ゴム株式会社 | 半導体素子の製造方法 |
-
1982
- 1982-12-13 JP JP57218588A patent/JPS59107571A/ja active Granted
-
1986
- 1986-07-08 US US06/882,454 patent/US4719499A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59107571A (ja) | 1984-06-21 |
| US4719499A (en) | 1988-01-12 |
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