JPH0455957A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0455957A JPH0455957A JP16719590A JP16719590A JPH0455957A JP H0455957 A JPH0455957 A JP H0455957A JP 16719590 A JP16719590 A JP 16719590A JP 16719590 A JP16719590 A JP 16719590A JP H0455957 A JPH0455957 A JP H0455957A
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- JP
- Japan
- Prior art keywords
- pointer
- value
- address
- address processing
- ring
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はディジタル信号処理用ＬＳＩ、特にプロセッサ
タイプのものにおいて自動的なリングアドレッシングを
実現する半導体集積回路に関するものである。
タイプのものにおいて自動的なリングアドレッシングを
実現する半導体集積回路に関するものである。
従来の技術
第２図は従来の半導体集積回路におけるアドレス発生回
路の一例を示したものである。２００は命令デコーダ、
２０１は出力選択信号、２０２は書込み選択信号、２０
３はデマルチプレクサ、２０４はマルチプレクサ、２０
５と２０９はアドレス信号、２０６は出力ラッチ回路、
２０７はアドレス出力、２０８は加算器、２１０は加算
信号、２１１はレジスタ群である。
路の一例を示したものである。２００は命令デコーダ、
２０１は出力選択信号、２０２は書込み選択信号、２０
３はデマルチプレクサ、２０４はマルチプレクサ、２０
５と２０９はアドレス信号、２０６は出力ラッチ回路、
２０７はアドレス出力、２０８は加算器、２１０は加算
信号、２１１はレジスタ群である。
以上のように構成されたアドレス発生回路の動作につい
て説明する。まず命令デコーダ２００は、命令を解読し
て、レジスタ群２１１の中のどれを読み出すかを決定す
る。一つ選択されたアドレスはマルチプレクサ２０４を
出力後出力ラッチ回路２０６にラッチされる。そして出
力ラッチ回路２０６の出力２０７がアドレス出力として
有効になる。その後加算器２０８によりインクリメント
され、再び命令デコーダによりデマルチプレクサ２０３
を経由してレジスタ群２１１への再書込みが行なわれる
。
て説明する。まず命令デコーダ２００は、命令を解読し
て、レジスタ群２１１の中のどれを読み出すかを決定す
る。一つ選択されたアドレスはマルチプレクサ２０４を
出力後出力ラッチ回路２０６にラッチされる。そして出
力ラッチ回路２０６の出力２０７がアドレス出力として
有効になる。その後加算器２０８によりインクリメント
され、再び命令デコーダによりデマルチプレクサ２０３
を経由してレジスタ群２１１への再書込みが行なわれる
。
ところでディジタル信号処理でよく使用されるリングア
ドレッシングの実現方法の一つは、前記回路を使用して
、ソフトウェアにより行なう。つまりリングエンドかど
うかを比較し、一致すればイニシャルをロードする。こ
れら処理はすべてソフトウェアで実行する。もう一つの
方法は前記アドレス回路に、比較器、マルチプレクサを
追加することにより、リングアドレスを実現する。
ドレッシングの実現方法の一つは、前記回路を使用して
、ソフトウェアにより行なう。つまりリングエンドかど
うかを比較し、一致すればイニシャルをロードする。こ
れら処理はすべてソフトウェアで実行する。もう一つの
方法は前記アドレス回路に、比較器、マルチプレクサを
追加することにより、リングアドレスを実現する。
発明が解決しようとする課題
しかしながらソフトウェアで実現するのは、多（のサイ
クル数を必要とし、実時間処理が重要視されるディジタ
ル信号処理においては問題となる。また一方策２の方法
においては、はとんどハード化されているが、命令デコ
ーダでデコードする必要がある。つまりユーザが、どの
レジスタを選択するか、インクリメントするかどうかを
指定する必要がある。特にスピードが問題となる外部拡
張の場合、デコード時間がスピードネックとなる。
クル数を必要とし、実時間処理が重要視されるディジタ
ル信号処理においては問題となる。また一方策２の方法
においては、はとんどハード化されているが、命令デコ
ーダでデコードする必要がある。つまりユーザが、どの
レジスタを選択するか、インクリメントするかどうかを
指定する必要がある。特にスピードが問題となる外部拡
張の場合、デコード時間がスピードネックとなる。
本発明はこのような問題に対して、命令をデコードする
ことなく、自動的にリングアドレッシングを実現するこ
とができる半導体集積回路を提供することを目的とする
。
ことなく、自動的にリングアドレッシングを実現するこ
とができる半導体集積回路を提供することを目的とする
。
課題を解決するための手段
本発明の半導体集積回路は、複数の現在のアドレスを示
すレジスタと、リングの始まりおよび終了を示すレジス
タと、比較器と、加算器を備えるとともに、シーケンサ
を内蔵することによりアドレス処理に全（関与すること
なく起動をかけることのみにより自動的にリングアドレ
ス処理を行なうものである。
すレジスタと、リングの始まりおよび終了を示すレジス
タと、比較器と、加算器を備えるとともに、シーケンサ
を内蔵することによりアドレス処理に全（関与すること
なく起動をかけることのみにより自動的にリングアドレ
ス処理を行なうものである。
作用
本発明は前記の構成により、外部拡張の場合でも高速に
リングアドレス処理を実行することができる。
リングアドレス処理を実行することができる。
実施例
第１図は本発明の実施例における半導体集積回路のアド
レス回路の構成を示すものである。第１図において１０
０はバス、１０１はカレントポインタ、１０２はリミッ
トポインタ、１０３はイニシャルポインタ、１０４はア
ドレス出力、１０５は加算器、１０６は比較器、１０７
はマルチプレクサ、１０８はスタートポインタ、１０９
はエンドポインタ、１１０はポインタ選択カウンタ、１
１１は比較器、１１２はポインタ選択信号である。なお
、１１３はＲＡＭである。
レス回路の構成を示すものである。第１図において１０
０はバス、１０１はカレントポインタ、１０２はリミッ
トポインタ、１０３はイニシャルポインタ、１０４はア
ドレス出力、１０５は加算器、１０６は比較器、１０７
はマルチプレクサ、１０８はスタートポインタ、１０９
はエンドポインタ、１１０はポインタ選択カウンタ、１
１１は比較器、１１２はポインタ選択信号である。なお
、１１３はＲＡＭである。
以上のように構成された本実施例のアドレス回路につい
て以下その動作の説明をする。
て以下その動作の説明をする。
まずＲＡＭ１１３に各ポインタのカレント値。
リミット値、イニシャル値を書込む。次にスタートポイ
ンタ１０８にどのポインタから使用するかを書込み、エ
ンドポインタ１０９にどのポインタまでを使用するかを
書込む。ポインタの選択は、カウンタ１１０により行な
っており、スタートポインタ１０８の値から１回の処理
毎にインクリメントしていき、エンドポインタ１０９と
一致したら、スタートポインタ１０８を再ロードする動
作となっている。
ンタ１０８にどのポインタから使用するかを書込み、エ
ンドポインタ１０９にどのポインタまでを使用するかを
書込む。ポインタの選択は、カウンタ１１０により行な
っており、スタートポインタ１０８の値から１回の処理
毎にインクリメントしていき、エンドポインタ１０９と
一致したら、スタートポインタ１０８を再ロードする動
作となっている。
次にこの回路全体に起動信号を送ることにより、シーケ
ンサは自動的に動作を始める。まずスタートポインタ１
０８の値を示しているポインタ選択カウンタ１１０の出
力信号１１２がＲＯＭ（図示せず）の指定するポインタ
を読み出して、カレントポインタ１０１．リミットポイ
ンタ１０２゜イニシャルポインタ１０３に値を書込む。
ンサは自動的に動作を始める。まずスタートポインタ１
０８の値を示しているポインタ選択カウンタ１１０の出
力信号１１２がＲＯＭ（図示せず）の指定するポインタ
を読み出して、カレントポインタ１０１．リミットポイ
ンタ１０２゜イニシャルポインタ１０３に値を書込む。
カレントポインタ１０１の出力がアドレス信号１０４で
ある。最後にアドレスを加算器１０５により加算し、リ
ミットポインタ１０２の値と比較器１０６により比較し
、一致していればマルチプレクサ１０７を切換えてイニ
シャルポインタ１０３の値をＲＡＭＩ １３に書込む。
ある。最後にアドレスを加算器１０５により加算し、リ
ミットポインタ１０２の値と比較器１０６により比較し
、一致していればマルチプレクサ１０７を切換えてイニ
シャルポインタ１０３の値をＲＡＭＩ １３に書込む。
以下この一連の動作を起動信号が来るたびに繰返すこと
により、リングアドレスを実現することができる。
により、リングアドレスを実現することができる。
発明の詳細
な説明したように、本発明によれば、命令をデコードす
る必要なく起動信号を送ることのみにより、自動的にリ
ングアドレス処理を実現することができ、外部に拡張し
た場合でもスピードネックとなることな（、高速に動作
させることが可能である。
る必要なく起動信号を送ることのみにより、自動的にリ
ングアドレス処理を実現することができ、外部に拡張し
た場合でもスピードネックとなることな（、高速に動作
させることが可能である。
第１図は本発明実地側半導体集積回路の要部ブロック図
、第２図は従来の半導体集積回路の要部ブロック図であ
る。 １００・・・・・・バス、１０１・・・・・・カレント
ポインタ、１０２・・・・・・リミットポインタ、１０
３・・・・・・イニシャルポインタ、１０４・・・・・
・アドレス出力、１０５・・・・・・加算器、１０６・
・・・・・比較器、１０７・・・・・・マルチプレクサ
、１０８・・・・・・スタートポインタ、１０９・・・
・・・エンドポインタ、１１０・・・・・・ポインタ選
択カウンタ、１１１・・・・・・比較器、１１２・・・
・・・ポインタ選択信号、１１３・・・・・・ＲＡＭ。
、第２図は従来の半導体集積回路の要部ブロック図であ
る。 １００・・・・・・バス、１０１・・・・・・カレント
ポインタ、１０２・・・・・・リミットポインタ、１０
３・・・・・・イニシャルポインタ、１０４・・・・・
・アドレス出力、１０５・・・・・・加算器、１０６・
・・・・・比較器、１０７・・・・・・マルチプレクサ
、１０８・・・・・・スタートポインタ、１０９・・・
・・・エンドポインタ、１１０・・・・・・ポインタ選
択カウンタ、１１１・・・・・・比較器、１１２・・・
・・・ポインタ選択信号、１１３・・・・・・ＲＡＭ。
Claims (1)
- 複数の現在のアドレスを示すレジスタと、リングの始ま
りおよび終了を示すレジスタと、比較器と、加算器とを
備えるとともに、シーケンサを内蔵することにより、ア
ドレス処理に関与することなく起動をかけることのみに
より自動的にリングアドレス処理を行なうことを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167195A JP2763655B2 (ja) | 1990-06-25 | 1990-06-25 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167195A JP2763655B2 (ja) | 1990-06-25 | 1990-06-25 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0455957A true JPH0455957A (ja) | 1992-02-24 |
| JP2763655B2 JP2763655B2 (ja) | 1998-06-11 |
Family
ID=15845191
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167195A Expired - Fee Related JP2763655B2 (ja) | 1990-06-25 | 1990-06-25 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2763655B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105951A (ja) * | 1988-10-14 | 1990-04-18 | Sanyo Electric Co Ltd | アドレスデータ作成回路及びこれを内蔵するデジタル信号処理装置 |
-
1990
- 1990-06-25 JP JP2167195A patent/JP2763655B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105951A (ja) * | 1988-10-14 | 1990-04-18 | Sanyo Electric Co Ltd | アドレスデータ作成回路及びこれを内蔵するデジタル信号処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2763655B2 (ja) | 1998-06-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |