JPH0456472B2 - - Google Patents

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JPH0456472B2
JPH0456472B2 JP58192310A JP19231083A JPH0456472B2 JP H0456472 B2 JPH0456472 B2 JP H0456472B2 JP 58192310 A JP58192310 A JP 58192310A JP 19231083 A JP19231083 A JP 19231083A JP H0456472 B2 JPH0456472 B2 JP H0456472B2
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Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、大電力用のMOS型電界効果トラン
ジスタ（以下MOS FETという）及びその製造
方法に関し、さらに詳しくは大電力MOS FET
に内蔵されたドレイン特性の改良に関するもので
ある。
〔発明の技術的背景〕
一般に、大電流高電圧を扱う大電力MOS
FETとしては、二重拡散形MOS FET（Ｄ−
MOS FETと略称する）やＶ−MOS FET、Ｕ
−MOS FET等種々の構造のものが使用されて
いるが、いずれのものにおいても構造的に寄生ダ
イオードが形成されている。
第１図は、それらの代表例として、Ｄ−MOS
FETの断面構造を示した図である。同図におい
て、１はN+形高濃度シリコン基板、２はN-形低
濃度シリコンエピタキシヤル層で、両層１および
２によつてMOS FETのドレイン領域が形成さ
れている。そして３はドレイン電極である。次
に、上記N-形エピタキシヤル層２内には、Ｐ形
不純物拡散領域４が形成され、またこのＰ形不純
物拡散領域４内にはN+形不純物拡散領域５が形
成されて、前者のＰ形不純物拡散領域４はチヤネ
ル部ベース領域をそして後者のN+形不純物領域
５はソース領域を構成している。さらに、N-形
エピタキシヤル層２とチヤネル部ベース領域の上
には、ソース領域５の一部の表面上まで延在する
ゲート絶縁膜６とそれを介したゲート電極７が形
成されている。そしてまた、ゲート電極７上には
層間絶縁膜８、ソース電極層９が重ねて形成さ
れ、ソース電極層９はソース領域５とともにベー
ス領域４にも接続されている。この基本的構造
は、Ｖ−MOS FETやＵ−MOS FETにおいて
も同じである。
上記のような構成の大電力MOS FETの等価
回路を第２図に示した。同図において、ドレイン
電極Ｄは第１図のN+形シリコン基板１およびN-
形エピタキシヤル層２に対応し、またソース電極
ＳはN+形不純物拡散領域５に、さらにゲート電
極Ｇはゲート電極７にそれぞれ対応している。そ
して第２図のダイオードD1は、第１図のＰ形不
純物拡散領域４をアノードとし、N-形エピタキ
シヤル層２をカソードとして寄生的に形成された
ものである。
以上説明したように、大電力MOS FETには
寄生ダイオードが内蔵されているので、その
FETをモータコントロール用インバータ回路な
どに用いたとき寄生ダイオードをフライホイール
ダイオードとして利用でき、従来外付けされてい
たフライホイールダイオードが不要となつて部品
点数の低減が可能である。従つて、大電力MOS
FETはスイツチング速度が速くて高効率であり、
また安全動作領域が広く破壊に強いなどの特長に
加えて、上記のように部品点数が低減されて経済
性のあることが指摘されていた。
〔背景技術の問題的〕
しかしながら、従来の大電力MOS FETを実
際に第３図に示すモータコントロール用インバー
タ回路（部分的に図示）に使用したときには、寄
生ダイオードの逆方向回復時間（trr）が長くて
パワーロスが大きく、従つてフライホイールダイ
オードとして使用できないことがわかつてきた。
第３図の回路は、２個のMOS FET１および
２を直列に接続し、MOS FET１，２の接続点
にモータの巻線Ｌを挿接し、そしてMOS FET
１，２のゲートG1およびG2に制御信号を入れて
MOS FET１，２を選択的に、導通制御するこ
とにより、巻線Ｌを励磁してモータの回転制御を
するインバータ回路の一部を図示したものであ
る。
いま、MOS FET２がオフしているときに、
負荷電流ILはMOS FET１の内蔵ダイオードD1に
フライホイール電流ID1として流れているが、再
びMOS FET２がオンしたときには、MOS
FET２には負荷電流ILに内蔵ダイオードD1から
の逆方向回復電流IDを加えた電流ITが流れる。第
４図には、上記の負荷電流IL、内蔵ダイオードD1
のフライホイール電流ID1、MOS FET２に流れ
る電流IT（IL＋ID）およびMOS FET２の印加電圧
VTの時間経過を示した。ID1の斜線を施こした部
分が逆方向回復電流IDであり、ITにおいては、オ
ン時ILにIDが重なつて流れる。
第４図でみるように、この逆方向回復電流IDは
非常に大きく、MOS FET２において大きなパ
ワーロスとなる。このパワーロスは、内蔵ダイオ
ードD1の逆方向回復時間（trr(1)）が長いほど大き
くなり、MOS FET２が破壊するという欠点が
ある。
〔発明の目的〕
本発明の目的は、構造上大電力MOS FETに
内蔵されているダイオードの逆回復時間を短かく
改善し、それによりパワーロスが少なくて破壊耐
量に優れ、モータコントロール、スイツチングレ
ギユレータ、パルス幅変調（PWM）アンプ出力
などに適した高速フライホイールダイオード内蔵
の大電力MOS FETを提供することにある。
〔発明の概要〕
本発明は、一般にダイオード逆方向回復時間短
縮手段として用いられている、高濃度の金拡散法
を大電力MOS FETに適用すると、ダイオード
領域のライフタイムキラーとなりうるが、比抵抗
補償効果が強くて低濃度シリコンエピタキシヤル
層の比抵抗を大幅に上昇させ、その結果ドレイン
抵抗が増加して素子抵抗に悪影響を及ぼすこと、
これに対して白金という比抵抗補償効果の少ない
物質をドレイン領域とベース領域とにより形成さ
れるPN接合近傍に拡散させると、ドレイン抵抗
の増加を抑えるとともに逆方向回復時間を短縮で
きることの知見を得てなされたものである。
従つて、本発明のMOS FETは、比抵抗補償
効果の少ない白金を、ダイオード接合近傍のダイ
オード領域に、半導体基板におけるベース領域及
びソース領域の側の選択的表面から拡散させ、ラ
イフタイムキラーとして存在せしめたことを特徴
とする。
そして本発明のMOS FETの製造方法は、上
記のライフタイムキラーをベース領域とソース領
域上の被覆絶縁膜の一部を選択的に除去した開孔
部から拡散させる工程を含むことを特徴としてい
る。本発明の製造方法により、Vthの変動、耐圧
波形の変動、リーク電流の増加などにおいても良
好な本発明MOS FETを得ることができる。そ
してライフタイムキラーを800〜900℃の温度で拡
散させることが特に優れた本発明のMOS FET
を得る方法である。
〔発明の実施例〕
以下本発明の実施例を第５図および第６図によ
り説明する。第５，６図において第１図と同じ符
号部分は第１図と同じ部分であるから、これにつ
いての説明は省略する。
第５図ａ〜ｅはＤ−MOSにおける一実施例の
製造工程を示す。同図ａに示すように、高濃度
（≧３×1018／cm3）のＮ型基板１に厚さ30μｍ、濃
度６×1014／cm3のＮ型エピタキシヤル層２を形成
し、次いで基板を熱酸化して被覆した厚さ1μｍ
のSiO2層１０に写真蝕刻法により開孔部１１を
形成し、しかる後SiO2層１０をマスクにしてイ
オン注入法によりボロンＢを打込み拡散させて
P+層４を形成する。このときのイオン注入条件
は加速電圧40keV、打込み量５×1015／cm2であ
る。
次に第５図ｂに示すように、SiO2層１０を除
去した後、再び熱酸化して厚さ1000Åのゲート熱
酸化膜６を形成し、しかる後低圧気相成長
（LPCVD）法によりゲート電極となるポリシリ
コン膜７を重ねて形成する。
次に第５図ｃに示すように、同図ａの開孔部１
１より広くポリシリコン膜７に開孔部１２を形成
し、ポリシリコン膜７をマスクにしてイオン注入
法によりボロンＢを打込み拡散させてチヤネル部
ベース領域４′を形成し、さらにゲート絶縁膜６
の一部を除去して、ベース領域４の一部を残した
ゲート絶縁膜でおおい、イオン注入法によりヒ素
（As）を打込み拡散させてソース領域５を形成す
る。このときのボロン注入条件は加速電圧
70keV、打込み量２×1014／cm2であり、ヒ素注入
条件は加速電圧40keV、打込み量５×1015／cm2で
ある。
次に第５図ｄに示すように、厚さ8000Åの層間
絶縁膜８を被覆し写真蝕刻法により開孔部１３を
形成する。そしてこの開孔部１３から白金を900
℃以下の温度でベース領域４とエピタキシヤル層
２とのPN接合近傍のダイオード領域に拡散させ
る。
そして第５図ｅに示すように層間絶縁膜８上に
アルミ蒸着膜９を形成してソース電極とし、一方
Ｎ型基板１の裏面にバナジウム（Ｖ）・ニツケル
（Ni）・金（Au）を三層蒸着してドレイン電極３
とする。以上の本発明製造方法により第一実施例
のＤ−MOS FETが得られる。
第６図は第二実施例のＶ−MOS FETの製造
工程を示したもので、第６図ａのように、ドレイ
ン領域１，２にベース領域４とソース領域５とを
順次拡散により形成し、しかる後ベース領域４と
ソース領域５との一部をエツチングしてＶ字形溝
を形成し、次いでこの溝上にゲート絶縁膜６、ポ
リシリコン膜７を重ねて形成する。さらに基板表
面に形成した層間絶縁膜８に開孔部１３を設け、
この開孔部１３から白金を900℃以下の温度で拡
散させる。
第６図ｂは、同図ｂにソース電極９とドレイン
電極３を形成した第二実施例のＶ−MOS FET
の構造が示されている。
〔発明の効果〕
第７図はMOS FETに内蔵されたダイオード
の逆方向回復特性の波形を示した図であり、逆方
向回復最大電流Irrおよび逆方向回復時間trr(1)が図
示されている。
第８図は前記第一実施例において白金拡散温度
をパラメータとした評価結果を示してある。詳し
くは同図Ａは逆方向回復最大電流Irrを、同図Ｂ
は逆方向回復時間trr(1)を、そして同図ＣはMOS
FETのオフ抵抗をそれぞれ示す。なお黒丸で示
したものは白金や金の拡散を行わない従来例であ
る。
第８図Ａ〜Ｃに明らかなように、従来例では
Irrおよびtrr(1)が大きく、また金拡散法ではIrrおよ
びtrr(1)を小さくすることはできるが、その反面オ
ン抵抗は急激に増加している。
これに対して本発明によれば、900℃以下の例
えば850℃拡散したものは、従来例に比べてIrrは
１／２．５、trr(1)は1/2とそれぞれ小さくなるととも
に
オン抵抗はほとんど増加していない。
このように、白金という比抵抗補償効果の小さ
い物質をダイオード領域に拡散させた本発明の大
電力MOS FETはオン抵抗が従来例と同程度の
ままで、内蔵ダイオードの逆方向回復最大電流
Irrおよび逆方向回復時間trrを大幅に改善するこ
とができた。その結果、本発明の大電力MOS
FETはモータコントロール、スイツチングレギ
ユレータ、PWMアンプ出力などに好適に使用で
きる。
【図面の簡単な説明】
第１図は従来例のＤ−MOS FETの断面図、
第２図は第１図のＤ−MOS FETの等価回路を
示す図、第３図及び第４図は従来例の問題点を説
明する図、第５図ａ〜ｅは本発明第一実施例の工
程を示すＤ−MOS FETの断面図、第６図ａ〜
ｂは本発明第二実施例の工程を示すＶ−MOS
FETの断面図、第７図及び第８図Ａ〜Ｃは本発
明の効果を説明する特性相関図である。 １，２……ドレイン領域、３……ドレイン電
極、４，４′……ベース領域、５……ソース領域、
６……ゲート絶縁膜、７……ゲート電極、１３…
…開孔部、９……ソース電極。

Claims (1)

  1. 【特許請求の範囲】 １ 第１導電型の半導体基板からなるドレイン領
    域と、該半導体基板内に形成された第２導電型の
    ベース領域と、該ベース領域内に形成された第１
    導電型のソース領域と、上記ドレイン領域とソー
    ス領域との間のベース領域上に形成されたゲート
    絶縁膜及びゲート電極とから構成されるMOS型
    電界効果トランジスタにおいて、上記ドレイン領
    域とベース領域とにより形成されるPNダイオー
    ド接合近傍に、半導体基板におけるベース領域及
    びソース領域の側の選択的表面から、ライフタイ
    ムキラーとして拡散させた白金を存在せしめたこ
    とを特徴とする大電力MOS型電界効果トランジ
    スタ。 ２ 第１導電型の半導体基板からなるドレイン領
    域内に第２導電型のベース領域を、該ベース領域
    内に第１導電型のソース領域を順次形成する工程
    と、上記ドレイン領域とソース領域との間のベー
    ス領域上にゲート絶縁膜及びゲート電極を形成す
    る工程と、該ゲート電極を含む基板全面に被覆絶
    縁膜を形成した後、前記ベース領域及びソース領
    域上の該被覆絶縁膜の一部を選択的に除去する工
    程と、上記除去した開孔部からライフタイムキラ
    ーとして白金を800〜900℃の温度で拡散する工程
    と、ソース、ゲート及びドレインの電極を形成す
    る工程とを有することを特徴とする大電力MOS
    型電界効果トランジスタの製造方法。
JP58192310A 1983-10-17 1983-10-17 大電力ｍｏｓ　ｆｅｔとその製造方法 Granted JPS6084881A (ja)

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