JPH0522411B2 - - Google Patents
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- JPH0522411B2 JPH0522411B2 JP58003680A JP368083A JPH0522411B2 JP H0522411 B2 JPH0522411 B2 JP H0522411B2 JP 58003680 A JP58003680 A JP 58003680A JP 368083 A JP368083 A JP 368083A JP H0522411 B2 JPH0522411 B2 JP H0522411B2
- Authority
- JP
- Japan
- Prior art keywords
- flip
- output
- binary
- stages
- unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、バイナリーカウンタのバイナリー出
力に応じてパルス信号を発生するパルス信号発生
装置に関するものである。
力に応じてパルス信号を発生するパルス信号発生
装置に関するものである。
従来例の構成とその問題点
従来、この種のパルス信号発生装置は、第１図
に示すように構成されている。１〜８はそれぞれ
セツト機能を有するフリツプフロツプで、各単位
ステージを縦続接続してバイナリーダウンカウン
タ２１を構成している。９〜１６は各単位ステー
ジのデータ端子Ｄに接続されたプログラム端子
で、各ビツトのプログラム値が印加される。１７
は最下位ビツトLSBのフリツプフロツプ１のク
ロツク端子CLに接続されたクロツク信号入力端
子、１８はそれぞれのフリツプフロツプ１〜８の
セツト端子Ｓに接続された共通のセツト信号入力
端子、１９，２０はカウンタのバイナリー出力が
所定の組み合わせになつたことを検出する検出ゲ
ートで、ここではNANDゲートから成つており、
検出すべきバイナリー出力に従つて各単位ステー
ジの出力端子がゲート入力端子に接続されてい
る。２２は検出ゲート１９，２０の出力端子がセ
ツト端子S1、リセツト端子R1に接続されたRSフ
リツプフロツプで、このRSフリツプフロツプ２
２の出力端子はパルス信号出力端子２３に接続さ
れている。
に示すように構成されている。１〜８はそれぞれ
セツト機能を有するフリツプフロツプで、各単位
ステージを縦続接続してバイナリーダウンカウン
タ２１を構成している。９〜１６は各単位ステー
ジのデータ端子Ｄに接続されたプログラム端子
で、各ビツトのプログラム値が印加される。１７
は最下位ビツトLSBのフリツプフロツプ１のク
ロツク端子CLに接続されたクロツク信号入力端
子、１８はそれぞれのフリツプフロツプ１〜８の
セツト端子Ｓに接続された共通のセツト信号入力
端子、１９，２０はカウンタのバイナリー出力が
所定の組み合わせになつたことを検出する検出ゲ
ートで、ここではNANDゲートから成つており、
検出すべきバイナリー出力に従つて各単位ステー
ジの出力端子がゲート入力端子に接続されてい
る。２２は検出ゲート１９，２０の出力端子がセ
ツト端子S1、リセツト端子R1に接続されたRSフ
リツプフロツプで、このRSフリツプフロツプ２
２の出力端子はパルス信号出力端子２３に接続さ
れている。
次に動作を説明する。今、仮にRSフリツプフ
ロツプ２２の出力レベルはローレベルとし、例え
ばバイナリーダウンカウンタ２１のプログラム値
が２進数でMSB側からLSB側に向かつて
〔00011000〕であつたとすると、この値からダウ
ンカウントが行なわれて、検出ゲート１９，２０
の入力を第１図のように設定すると、カウンタ出
力がNPI〔00001100〕になつた時点で検出ゲート
１９が出力信号を発生する。この信号によりRS
フリツプフロツプ２２はセツトされ、パルス信号
出力端子２３のレベルはローレベルからハイレベ
ルに変化する。さらにカウントを続けると、カウ
ンタ出力がNP2〔11010100〕になつた時点で検出
ゲート２０が出力信号を発生し、この信号により
RSフリツプフロツプ２２はリセツトされ、パル
ス信号出力端子２３のレベルは、ハイレベルから
ローレベルに変化し、所定のパルス信号を発生し
たことになる。
ロツプ２２の出力レベルはローレベルとし、例え
ばバイナリーダウンカウンタ２１のプログラム値
が２進数でMSB側からLSB側に向かつて
〔00011000〕であつたとすると、この値からダウ
ンカウントが行なわれて、検出ゲート１９，２０
の入力を第１図のように設定すると、カウンタ出
力がNPI〔00001100〕になつた時点で検出ゲート
１９が出力信号を発生する。この信号によりRS
フリツプフロツプ２２はセツトされ、パルス信号
出力端子２３のレベルはローレベルからハイレベ
ルに変化する。さらにカウントを続けると、カウ
ンタ出力がNP2〔11010100〕になつた時点で検出
ゲート２０が出力信号を発生し、この信号により
RSフリツプフロツプ２２はリセツトされ、パル
ス信号出力端子２３のレベルは、ハイレベルから
ローレベルに変化し、所定のパルス信号を発生し
たことになる。
しかしながら、この第１図のような構成では、
出力パルス信号のレベルがローレベルからハイレ
ベルに、またハイレベルからローレベルに変化す
る時刻を検出するのに各単位ステージのすべての
出力を用いているので、検出ゲート１９，２０の
入力端子は単位ステージの数だけ必要となる。同
様に、各単位ステージの出力端子と検出ゲート１
９，２０の入力端子とを結ぶ配線も同様の本数だ
け必要となる。特に発生すべきパルス信号が複数
個ある場合、配線本数は 配線本数＝（単位ステージの数）×（発生すべき
パルス信号数）×２ で表わされる。従つてパルス信号を複数個発生さ
せる場合には、配線本数が多くなると共に、各単
位ステージのドライブ能力も大きなものが必要と
なり、集積回路においては問題となる。
出力パルス信号のレベルがローレベルからハイレ
ベルに、またハイレベルからローレベルに変化す
る時刻を検出するのに各単位ステージのすべての
出力を用いているので、検出ゲート１９，２０の
入力端子は単位ステージの数だけ必要となる。同
様に、各単位ステージの出力端子と検出ゲート１
９，２０の入力端子とを結ぶ配線も同様の本数だ
け必要となる。特に発生すべきパルス信号が複数
個ある場合、配線本数は 配線本数＝（単位ステージの数）×（発生すべき
パルス信号数）×２ で表わされる。従つてパルス信号を複数個発生さ
せる場合には、配線本数が多くなると共に、各単
位ステージのドライブ能力も大きなものが必要と
なり、集積回路においては問題となる。
発明の目的
本発明は上記従来の欠点を解消するもので、カ
ウンタのカウント値をもとに、より少ない配線数
や素子数でパルス信号を発生することができるパ
ルス信号発生装置を提供することを目的とする。
ウンタのカウント値をもとに、より少ない配線数
や素子数でパルス信号を発生することができるパ
ルス信号発生装置を提供することを目的とする。
発明の構成
上記目的を達するため、本発明のパルス信号発
生装置は、セツト機能を有するフリツプフロツプ
を単位ステージとして、この単位ステージをＮ個
（Ｎ≧４）縦続接続してなるバイナリーダウンカ
ウンタと、このバイナリーダウンカウンタの上位
Ｌ個（Ｌ≧１）の単位ステージのバイナリー出力
により区別でき、かつ中間段のＫ個（Ｋ≧２）の
単位ステージのバイナリー出力がすべて「０」で
なく、下位Ｊ個（Ｊ≧１）の単位ステージのバイ
ナリー出力が「０」である第１，第２の所定のカ
ウント値NP1，NP2に対して、前記第１の所定
のカウント値NP1の上位Ｌ個の「１」となるす
べての単位ステージの非反転出力端及び「０」と
なるすべての単位ステージの反転出力端が、また
下位Ｊ個の単位ステージについてはすべての反転
出力端が、また中間段のＫ個については前記所定
のカウント値NP1の値において「０」となる単
位ステージの反転出力端のみがそれぞれ入力端に
接続された第１の検出ゲートと、前記第２の所定
のカウント値NP2の上位Ｌ個の「１」となるす
べての単位ステージの非反転出力端及び「０」と
なるすべての単位ステージの反転出力端が、また
下位Ｊ個の単位ステージについてはすべての反転
出力端が、また中間段のＫ個については前記所定
のカウント値NP2の値において「０」となる単
位ステージの反転出力端のみがそれぞれ入力端に
接続された第２の検出ゲートと、前記第１の検出
ゲートの出力端がセツト入力端に接続されかつ前
記第２の検出ゲートの出力端がリセツト入力端に
接続されたRSフリツプフロツプとを備えた構成
としている。
生装置は、セツト機能を有するフリツプフロツプ
を単位ステージとして、この単位ステージをＮ個
（Ｎ≧４）縦続接続してなるバイナリーダウンカ
ウンタと、このバイナリーダウンカウンタの上位
Ｌ個（Ｌ≧１）の単位ステージのバイナリー出力
により区別でき、かつ中間段のＫ個（Ｋ≧２）の
単位ステージのバイナリー出力がすべて「０」で
なく、下位Ｊ個（Ｊ≧１）の単位ステージのバイ
ナリー出力が「０」である第１，第２の所定のカ
ウント値NP1，NP2に対して、前記第１の所定
のカウント値NP1の上位Ｌ個の「１」となるす
べての単位ステージの非反転出力端及び「０」と
なるすべての単位ステージの反転出力端が、また
下位Ｊ個の単位ステージについてはすべての反転
出力端が、また中間段のＫ個については前記所定
のカウント値NP1の値において「０」となる単
位ステージの反転出力端のみがそれぞれ入力端に
接続された第１の検出ゲートと、前記第２の所定
のカウント値NP2の上位Ｌ個の「１」となるす
べての単位ステージの非反転出力端及び「０」と
なるすべての単位ステージの反転出力端が、また
下位Ｊ個の単位ステージについてはすべての反転
出力端が、また中間段のＫ個については前記所定
のカウント値NP2の値において「０」となる単
位ステージの反転出力端のみがそれぞれ入力端に
接続された第２の検出ゲートと、前記第１の検出
ゲートの出力端がセツト入力端に接続されかつ前
記第２の検出ゲートの出力端がリセツト入力端に
接続されたRSフリツプフロツプとを備えた構成
としている。
実施例の説明
以下、本発明の一実施例について、図面に基づ
いて説明する。第２図は本発明のパルス信号発生
装置の回路図であり、第１図に示す構成要素と同
一の構成要素には同一の符号を付してその説明を
省略する。第２図と第１図とでは次の点が異な
る。第２図では検出ゲート１９の入力端子に、例
えば検出すべきバイナリー値がMSB側からLSB
側に向つてNP1〔00001100〕の場合、Ｊ＝２、Ｋ
＝４、Ｌ＝２とすると、上位２個の単位ステージ
の反転出力端子と、下位２個の単位ステージの反
転出力端子と、中間段４個の単位ステージのうち
論理レベル「０」となるフリツプフロツプ５，６
の反転出力端子との合計６本が接続されており、
フリツプフロツプ３，４と検出ゲート１９とは接
続されていない。第２図ではＪ＝２、Ｋ＝４、Ｌ
＝２としたが、中間段数Ｋを多くするようにＪ，
Ｋ，Ｌを適当に設定すれば、配線数の削減を多く
することができる。例えば、Ｊ＝２、Ｋ＝５、Ｌ
＝１とすると、バイナリー値NP1では上位１個
の単位ステージの反転出力端子と、下位２個の単
位ステージの反転出力端子と、中間段５個の単位
ステージのうち論理レベル「０」となるフリツプ
フロツプ５，６，７の反転出力端子との合計６本
が検出ゲート１９の入力端子に接続され、フリツ
プフロツプ３，４と検出ゲート１９とは接続され
ない。すなわち、フリツプフロツプ３，４と検出
ゲート１９とを接続する２本の配線が削減される
ことになる。バイナリー値NP2も同様になり、
上位１個の単位ステージの非反転出力端子と、下
位２個の単位ステージの反転出力端子と、中間段
５個の単位ステージのうち論理レベル「０」とな
るフリツプフロツプ４，６の反転出力端子との合
計５本が検出ゲート２０の入力端子に接続され、
フリツプフロツプ３，５，７と検出ゲート２０と
は接続されない。すなわち、フリツプフロツプ
３，５，７と検出ゲート２０とを接続する３本の
配線が削減されることになる。従つて、この場合
には第２図の接続、すなわちＪ＝２、Ｋ＝４、Ｌ
＝２の場合に比べて、検出ゲート２０における配
線数をさらに１本削減することができる。ここ
で、検出すべきバイナリー値の中間段の単位ステ
ージの論理レベルがすべて「０」の時には、フリ
ツプフロツプ３，４，５，６，７のすべての非反
転出力端子が検出ゲートに接続されるので、配線
数を削減することができない。従つて、検出すべ
きバイナリー値の中間段の論理レベルはすべて
「０」であつてはならない。検出ゲート２０も同
様になり、検出すべきバイナリー値がNP2
〔11010100〕の場合、上位２個の単位ステージの
非反転出力端子と、下位２個の単位ステージの反
転出力端子と、中間段４個の単位ステージのうち
論理レベル「０」となるフリツプフロツプ４，６
の反転出力端子との合計６本が接続されており、
フリツプフロツプ３，５と検出ゲート２０とは接
続されていない。すなわち、フリツプフロツプ
４，６と検出ゲート２０との２本の配線が削減さ
れている。
いて説明する。第２図は本発明のパルス信号発生
装置の回路図であり、第１図に示す構成要素と同
一の構成要素には同一の符号を付してその説明を
省略する。第２図と第１図とでは次の点が異な
る。第２図では検出ゲート１９の入力端子に、例
えば検出すべきバイナリー値がMSB側からLSB
側に向つてNP1〔00001100〕の場合、Ｊ＝２、Ｋ
＝４、Ｌ＝２とすると、上位２個の単位ステージ
の反転出力端子と、下位２個の単位ステージの反
転出力端子と、中間段４個の単位ステージのうち
論理レベル「０」となるフリツプフロツプ５，６
の反転出力端子との合計６本が接続されており、
フリツプフロツプ３，４と検出ゲート１９とは接
続されていない。第２図ではＪ＝２、Ｋ＝４、Ｌ
＝２としたが、中間段数Ｋを多くするようにＪ，
Ｋ，Ｌを適当に設定すれば、配線数の削減を多く
することができる。例えば、Ｊ＝２、Ｋ＝５、Ｌ
＝１とすると、バイナリー値NP1では上位１個
の単位ステージの反転出力端子と、下位２個の単
位ステージの反転出力端子と、中間段５個の単位
ステージのうち論理レベル「０」となるフリツプ
フロツプ５，６，７の反転出力端子との合計６本
が検出ゲート１９の入力端子に接続され、フリツ
プフロツプ３，４と検出ゲート１９とは接続され
ない。すなわち、フリツプフロツプ３，４と検出
ゲート１９とを接続する２本の配線が削減される
ことになる。バイナリー値NP2も同様になり、
上位１個の単位ステージの非反転出力端子と、下
位２個の単位ステージの反転出力端子と、中間段
５個の単位ステージのうち論理レベル「０」とな
るフリツプフロツプ４，６の反転出力端子との合
計５本が検出ゲート２０の入力端子に接続され、
フリツプフロツプ３，５，７と検出ゲート２０と
は接続されない。すなわち、フリツプフロツプ
３，５，７と検出ゲート２０とを接続する３本の
配線が削減されることになる。従つて、この場合
には第２図の接続、すなわちＪ＝２、Ｋ＝４、Ｌ
＝２の場合に比べて、検出ゲート２０における配
線数をさらに１本削減することができる。ここ
で、検出すべきバイナリー値の中間段の単位ステ
ージの論理レベルがすべて「０」の時には、フリ
ツプフロツプ３，４，５，６，７のすべての非反
転出力端子が検出ゲートに接続されるので、配線
数を削減することができない。従つて、検出すべ
きバイナリー値の中間段の論理レベルはすべて
「０」であつてはならない。検出ゲート２０も同
様になり、検出すべきバイナリー値がNP2
〔11010100〕の場合、上位２個の単位ステージの
非反転出力端子と、下位２個の単位ステージの反
転出力端子と、中間段４個の単位ステージのうち
論理レベル「０」となるフリツプフロツプ４，６
の反転出力端子との合計６本が接続されており、
フリツプフロツプ３，５と検出ゲート２０とは接
続されていない。すなわち、フリツプフロツプ
４，６と検出ゲート２０との２本の配線が削減さ
れている。
第３図は第２図に示す回路の動作を示すタイム
チヤートで、１７ａはクロツク信号入力端子１７
に供給されるクロツク信号、１Ｑ〜８Ｑは各単位
ステージのフリツプフロツプ１〜８の非反転出力
端子Ｑから出力される信号、１８ａはバイナリー
ダウンカウンタ２１の各フリツプフロツプ１〜８
のセツト信号入力端子Ｓに供給されるセツト信
号、１９ａは検出ゲート１９の出力信号、２０ａ
は検出ゲート２０の出力信号、２２ａはRSフリ
ツプフロツプ２２の出力信号である。
チヤートで、１７ａはクロツク信号入力端子１７
に供給されるクロツク信号、１Ｑ〜８Ｑは各単位
ステージのフリツプフロツプ１〜８の非反転出力
端子Ｑから出力される信号、１８ａはバイナリー
ダウンカウンタ２１の各フリツプフロツプ１〜８
のセツト信号入力端子Ｓに供給されるセツト信
号、１９ａは検出ゲート１９の出力信号、２０ａ
は検出ゲート２０の出力信号、２２ａはRSフリ
ツプフロツプ２２の出力信号である。
時刻t0以前にセツト信号入力端子１８の論理レ
ベルがハイレベルで、各単位ステージにプリセツ
トデータとしてMSB側からLSB側に向つて、
〔00011000〕がセツトされているものとすると、
検出ゲート１９，２０の出力信号１９ａ，２０ａ
は論理レベルがハイレベルとなつている。また、
パルス信号出力端子２３の論理レベルはローレベ
ルとする。そしてセツト信号入力端子１８のセツ
ト信号１８ａが論理レベルでハイレベルからロー
レベルに反転すると、バイナリーダウンカウンタ
２１はクロツク信号１７ａをダウンカウントす
る。時刻t1にバイナリーダウンカウンタ２１のバ
イナリー出力が所定のカウント値NP1
〔00001100〕となると、検出ゲート１９の出力レ
ベルはローレベルとなり、検出信号１９ａを出力
する。この信号１９ａによりRSフリツプフロツ
プ２２はセツトされ、パルス信号出力端子２３の
レベルはローレベルからハイレベルに変化する。
時刻t2にバイナリーダウンカウンタ２１のバイナ
リー出力が〔00001011〕になると、検出ゲート１
９の出力レベルはハイレベルに復帰して、検出が
終了したことになる。検出ゲート１９の出力は、
出力を検出しない単位ステージがあるため、時刻
t3，t5，t7において同様にローレベルとなり、時
刻t4，t6，t8においてハイレベルとなる。従つて、
検出ゲート１９は４回検出信号１９ａを出力する
ことになり、検出すべきバイナリー出力以外のバ
イナリー出力値においても検出信号１９ａを出力
している。しかし、バイナリーダウンカウンタ２
１にデータがプリセツトされた後、検出ゲート１
９が最初に検出信号１９ａを出力するのは時刻t1
であり、そのときのバイナリーダウンカウンタ２
１のバイナリー出力は、検出すべきバイナリー値
〔00001100〕になつている。最初の検出信号１９
ａでRSフリツプフロツプ２２をセツトするので、
RSフリツプフロツプ２２の出力は時刻t1にロー
レベルからハイレベルになり、時刻t3，t5，t7に
おいて検出信号１９ａが出力されたときには、す
でにパルス信号出力端子２３はハイレベルとなつ
ている。同様に、時刻t13にバイナリーダウンカ
ウンタ２１のバイナリー出力が所定のカウント値
NP2〔11010100〕となると、検出ゲート２０の出
力レベルはローレベルとなり、検出信号２０ａを
出力する。この信号２０ａによりRSフリツプフ
ロツプ２２はリセツトされ、パルス信号出力端子
２３のレベルはハイレベルからローレベルに変化
する。時刻t15，t21，t23においても検出信号２０
ａが出力されるが、すでにパルス信号出力端子２
３はローレベルとなつており、パルス信号２２ａ
には何ら影響を与えない。よつて出力されるパル
ス信号２２ａのパルス幅はバイナリーダウンカウ
ンタ２１に入力されるクロツク信号１７ａの周期
と所定のカウント値NP1，NP2とで決定される。
ベルがハイレベルで、各単位ステージにプリセツ
トデータとしてMSB側からLSB側に向つて、
〔00011000〕がセツトされているものとすると、
検出ゲート１９，２０の出力信号１９ａ，２０ａ
は論理レベルがハイレベルとなつている。また、
パルス信号出力端子２３の論理レベルはローレベ
ルとする。そしてセツト信号入力端子１８のセツ
ト信号１８ａが論理レベルでハイレベルからロー
レベルに反転すると、バイナリーダウンカウンタ
２１はクロツク信号１７ａをダウンカウントす
る。時刻t1にバイナリーダウンカウンタ２１のバ
イナリー出力が所定のカウント値NP1
〔00001100〕となると、検出ゲート１９の出力レ
ベルはローレベルとなり、検出信号１９ａを出力
する。この信号１９ａによりRSフリツプフロツ
プ２２はセツトされ、パルス信号出力端子２３の
レベルはローレベルからハイレベルに変化する。
時刻t2にバイナリーダウンカウンタ２１のバイナ
リー出力が〔00001011〕になると、検出ゲート１
９の出力レベルはハイレベルに復帰して、検出が
終了したことになる。検出ゲート１９の出力は、
出力を検出しない単位ステージがあるため、時刻
t3，t5，t7において同様にローレベルとなり、時
刻t4，t6，t8においてハイレベルとなる。従つて、
検出ゲート１９は４回検出信号１９ａを出力する
ことになり、検出すべきバイナリー出力以外のバ
イナリー出力値においても検出信号１９ａを出力
している。しかし、バイナリーダウンカウンタ２
１にデータがプリセツトされた後、検出ゲート１
９が最初に検出信号１９ａを出力するのは時刻t1
であり、そのときのバイナリーダウンカウンタ２
１のバイナリー出力は、検出すべきバイナリー値
〔00001100〕になつている。最初の検出信号１９
ａでRSフリツプフロツプ２２をセツトするので、
RSフリツプフロツプ２２の出力は時刻t1にロー
レベルからハイレベルになり、時刻t3，t5，t7に
おいて検出信号１９ａが出力されたときには、す
でにパルス信号出力端子２３はハイレベルとなつ
ている。同様に、時刻t13にバイナリーダウンカ
ウンタ２１のバイナリー出力が所定のカウント値
NP2〔11010100〕となると、検出ゲート２０の出
力レベルはローレベルとなり、検出信号２０ａを
出力する。この信号２０ａによりRSフリツプフ
ロツプ２２はリセツトされ、パルス信号出力端子
２３のレベルはハイレベルからローレベルに変化
する。時刻t15，t21，t23においても検出信号２０
ａが出力されるが、すでにパルス信号出力端子２
３はローレベルとなつており、パルス信号２２ａ
には何ら影響を与えない。よつて出力されるパル
ス信号２２ａのパルス幅はバイナリーダウンカウ
ンタ２１に入力されるクロツク信号１７ａの周期
と所定のカウント値NP1，NP2とで決定される。
また、バイナリーダウンカウンタ２１の上位ビ
ツトを検出する個数Ｌは、出力パルス信号２２ａ
がハイレベルの間に検出信号１９が検出する検出
信号１９ａの信号列（時刻t3，t5，t7の検出信号）
の出力が終了し、出力パルス信号２２ａがローレ
ベルの間に検出信号２０が検出する検出信号２０
ａの信号列（時刻t15，t21，t23の検出信号）の出
力が終了するように選ぶ。すなわち、上位Ｌビツ
トによりカウント値NP1，NP2が区別されなけ
ればならない。従つて、第２図の実施例ではＬ＝
２としたが、Ｌの値は１〜４のどれかであればよ
い。しかし、Ｌの値を大きくすればＫの値が小さ
くなり、削減できる配線数が少なくなるので、適
当なＬの値を選択しなければならない。
ツトを検出する個数Ｌは、出力パルス信号２２ａ
がハイレベルの間に検出信号１９が検出する検出
信号１９ａの信号列（時刻t3，t5，t7の検出信号）
の出力が終了し、出力パルス信号２２ａがローレ
ベルの間に検出信号２０が検出する検出信号２０
ａの信号列（時刻t15，t21，t23の検出信号）の出
力が終了するように選ぶ。すなわち、上位Ｌビツ
トによりカウント値NP1，NP2が区別されなけ
ればならない。従つて、第２図の実施例ではＬ＝
２としたが、Ｌの値は１〜４のどれかであればよ
い。しかし、Ｌの値を大きくすればＫの値が小さ
くなり、削減できる配線数が少なくなるので、適
当なＬの値を選択しなければならない。
バイナリーダウンカウンタ２１の下位Ｊ個の単
位ステージの反転出力を検出しているのは、カウ
ント値を検出するときに生じるハザードを防止す
るためである。ハザードは入力されるクロツク信
号に対してバイナリーダウンカウンタ２１の動作
速度が遅いときなどに生じる。例えば、カウント
値が〔11010000〕のときにクロツク信号が入力さ
れると、本来カウント値は〔11001111〕
〔11001110〕と変化していくが、バイナリーダウ
ンカウンタ２１の動作速度が遅いことによりバイ
ナリーダウンカウンタ２１が一瞬〔11010111〕と
いう値を出力すると、バイナリーダウンカウンタ
２１の下位ビツトの出力を検出ゲート２０に入力
していないと、検出ゲート２０は誤検出してしま
う。従つて、検出ゲート２０が誤検出しないよう
にバイナリーダウンカウンタ２１の全ビツトの動
作が確定する時間に相当するビツト数Ｊを検出ゲ
ート２０に入力している。
位ステージの反転出力を検出しているのは、カウ
ント値を検出するときに生じるハザードを防止す
るためである。ハザードは入力されるクロツク信
号に対してバイナリーダウンカウンタ２１の動作
速度が遅いときなどに生じる。例えば、カウント
値が〔11010000〕のときにクロツク信号が入力さ
れると、本来カウント値は〔11001111〕
〔11001110〕と変化していくが、バイナリーダウ
ンカウンタ２１の動作速度が遅いことによりバイ
ナリーダウンカウンタ２１が一瞬〔11010111〕と
いう値を出力すると、バイナリーダウンカウンタ
２１の下位ビツトの出力を検出ゲート２０に入力
していないと、検出ゲート２０は誤検出してしま
う。従つて、検出ゲート２０が誤検出しないよう
にバイナリーダウンカウンタ２１の全ビツトの動
作が確定する時間に相当するビツト数Ｊを検出ゲ
ート２０に入力している。
なお、第２図の実施例ではNP1〔00001100〕，
NP2〔00010100〕として説明したが、例えば、第
１の所定カウント値NP1と第２の所定カウント
値NP2の各上位Ｌ個（Ｌ＝２）の値として両者
がいずれも（）の場合、例えば、NP1
〔00001100〕，NP2〔00010100〕の場合については
NP1，NP2を区別するのに必要な上位ビツト数
は４ビツトであるので、Ｌ＝４となる。また、Ｊ
＝２とするとＫ＝２となり、削減できる配線数は
NP1が２本、NP2が１本となる。
NP2〔00010100〕として説明したが、例えば、第
１の所定カウント値NP1と第２の所定カウント
値NP2の各上位Ｌ個（Ｌ＝２）の値として両者
がいずれも（）の場合、例えば、NP1
〔00001100〕，NP2〔00010100〕の場合については
NP1，NP2を区別するのに必要な上位ビツト数
は４ビツトであるので、Ｌ＝４となる。また、Ｊ
＝２とするとＫ＝２となり、削減できる配線数は
NP1が２本、NP2が１本となる。
次に、本発明の他の実施例について説明する。
第４図は他の実施例におけるパルス信号発生装置
の回路図であり、第１図及び第２図に示す構成要
素と同一の構成要素には同一の符号を付してその
説明を省略する。本実施例は必要なパルス信号を
複数個発生させるものである。第４図と第２図と
では次の点が異なる。第４図では検出ゲート２４
とRSフリツプフロツプ２５とが追加され、検出
ゲート２４の入力端子に例えば検出すべきバイナ
リー値がNP3〔11011100〕の場合、Ｊ＝２，Ｋ＝
４，Ｌ＝２とすると、上位２個の単位ステージの
非反転出力端子と、下位２個の単位ステージの反
転出力端子と、中間段４個の単位ステージのうち
論理レベル「０」となるフリツプフロツプ６の反
転出力端子との合計５本が接続されており、フリ
ツプフロツプ３，４，５と検出ゲート２４とは接
続されていない。すなわち、フリツプフロツプ
３，４，５と検出ゲート２４との３本の配線が削
減されている。検出ゲート２４の出力端子はRS
フリツプフロツプ２５のセツト端子S2に、RSフ
リツプフロツプ２２のＱ出力端子がRSフリツプ
フロツプ２５のリセツト端子R2に接続されてい
る。
第４図は他の実施例におけるパルス信号発生装置
の回路図であり、第１図及び第２図に示す構成要
素と同一の構成要素には同一の符号を付してその
説明を省略する。本実施例は必要なパルス信号を
複数個発生させるものである。第４図と第２図と
では次の点が異なる。第４図では検出ゲート２４
とRSフリツプフロツプ２５とが追加され、検出
ゲート２４の入力端子に例えば検出すべきバイナ
リー値がNP3〔11011100〕の場合、Ｊ＝２，Ｋ＝
４，Ｌ＝２とすると、上位２個の単位ステージの
非反転出力端子と、下位２個の単位ステージの反
転出力端子と、中間段４個の単位ステージのうち
論理レベル「０」となるフリツプフロツプ６の反
転出力端子との合計５本が接続されており、フリ
ツプフロツプ３，４，５と検出ゲート２４とは接
続されていない。すなわち、フリツプフロツプ
３，４，５と検出ゲート２４との３本の配線が削
減されている。検出ゲート２４の出力端子はRS
フリツプフロツプ２５のセツト端子S2に、RSフ
リツプフロツプ２２のＱ出力端子がRSフリツプ
フロツプ２５のリセツト端子R2に接続されてい
る。
第５図は第４図に示す回路の動作を示すタイム
チヤートである。なお、第３図に示す信号と同一
の信号には同一の符号を付してその説明を省略す
る。２４ａは検出ゲート２４の出力信号、２５ａ
はRSフリツプフロツプ２５の反転出力信号であ
る。
チヤートである。なお、第３図に示す信号と同一
の信号には同一の符号を付してその説明を省略す
る。２４ａは検出ゲート２４の出力信号、２５ａ
はRSフリツプフロツプ２５の反転出力信号であ
る。
バイナリーダウンカウンタ２１がクロツク信号
をダウンカウントする。時刻t9にバイナリーダウ
ンカウンタ２１のバイナリー出力が所定のカウン
ト値NP3〔11011100〕となると、検出ゲート２４
の出力はローレベルとなり、検出信号２４ａを出
力する。この信号２４ａによりRSフリツプフロ
ツプ２５はセツトされ、パルス信号出力端子２６
の出力レベルはハイレベルからローレベルに変化
する。さらに検出ゲート２４は時刻t11，t13，t15，
t17，t19，t21，t23においても検出信号２４ａを出
力し、フリツプフロツプ２５をセツトしようとす
る。しかし、フリツプフロツプ２５のリセツト端
子R2には、フリツプフロツプ２２のＱ出力端子
が接続されており、Ｑ出力がローレベルとなる時
刻t13にフリツプフロツプ２５はリセツトされ、
パルス信号出力端子２６はハイレベルとなる。パ
ルス信号出力端子２６をフリツプフロツプ２５の
反転出力端子Ｑに接続しているので、時刻t13以
後の検出ゲート２４によるセツト信号は、フリツ
プフロツプ２２のＱ信号により禁止され、パルス
信号出力端子２６に影響を与えない。第５図の２
５Ｑのように、フリツプフロツプ２５の非反転出
力端子Ｑには、検出ゲート２４の検出信号である
セツト信号２４ａの影響があらわれる。
をダウンカウントする。時刻t9にバイナリーダウ
ンカウンタ２１のバイナリー出力が所定のカウン
ト値NP3〔11011100〕となると、検出ゲート２４
の出力はローレベルとなり、検出信号２４ａを出
力する。この信号２４ａによりRSフリツプフロ
ツプ２５はセツトされ、パルス信号出力端子２６
の出力レベルはハイレベルからローレベルに変化
する。さらに検出ゲート２４は時刻t11，t13，t15，
t17，t19，t21，t23においても検出信号２４ａを出
力し、フリツプフロツプ２５をセツトしようとす
る。しかし、フリツプフロツプ２５のリセツト端
子R2には、フリツプフロツプ２２のＱ出力端子
が接続されており、Ｑ出力がローレベルとなる時
刻t13にフリツプフロツプ２５はリセツトされ、
パルス信号出力端子２６はハイレベルとなる。パ
ルス信号出力端子２６をフリツプフロツプ２５の
反転出力端子Ｑに接続しているので、時刻t13以
後の検出ゲート２４によるセツト信号は、フリツ
プフロツプ２２のＱ信号により禁止され、パルス
信号出力端子２６に影響を与えない。第５図の２
５Ｑのように、フリツプフロツプ２５の非反転出
力端子Ｑには、検出ゲート２４の検出信号である
セツト信号２４ａの影響があらわれる。
このように、第２のパルス信号２５ａを発生さ
せるのに、第１のパルス信号２２ａを用いること
により、バイナリーダウンカウンタ２１と検出ゲ
ート２４とを結ぶ配線数を少なくすることができ
る。第２のパルス信号２５ａのパルス幅は、検出
ゲート２４が最初に検出するカウント値NP3と、
フリツプフロツプ２２のＱ出力がローレベルにな
るカウント値NP2と、バイナリーダウンカウン
タ２１に入力されるクロツク信号１７ａの周期と
で決定される。
せるのに、第１のパルス信号２２ａを用いること
により、バイナリーダウンカウンタ２１と検出ゲ
ート２４とを結ぶ配線数を少なくすることができ
る。第２のパルス信号２５ａのパルス幅は、検出
ゲート２４が最初に検出するカウント値NP3と、
フリツプフロツプ２２のＱ出力がローレベルにな
るカウント値NP2と、バイナリーダウンカウン
タ２１に入力されるクロツク信号１７ａの周期と
で決定される。
発明の効果
以上説明したように本発明によれば、少ない配
線数および素子数でカウンタのカウント値に応じ
たパルス信号を発生させることができ、したがつ
て、例えば集積回路において集積度を大幅に向上
させることができる等、その工業的利用価値は極
めて大である。
線数および素子数でカウンタのカウント値に応じ
たパルス信号を発生させることができ、したがつ
て、例えば集積回路において集積度を大幅に向上
させることができる等、その工業的利用価値は極
めて大である。
第１図は従来のパルス信号発生装置の回路図、
第２図は本発明の一実施例におけるパルス信号発
生装置の回路図、第３図は第２図に示す回路のタ
イムチヤート、第４図は別の実施例におけるパル
ス信号発生装置の回路図、第５図は第４図に示す
回路のタイムチヤートである。 １〜８……フリツプフロツプ、９〜１６……プ
ログラム端子、１７……クロツク信号入力端子、
１８……セツト信号入力端子、１９，２０，２４
……検出ゲート、２１……バイナリーダウンカウ
ンタ、２２，２５……RSフリツプフロツプ、２
３，２６……パルス信号出力端子。
第２図は本発明の一実施例におけるパルス信号発
生装置の回路図、第３図は第２図に示す回路のタ
イムチヤート、第４図は別の実施例におけるパル
ス信号発生装置の回路図、第５図は第４図に示す
回路のタイムチヤートである。 １〜８……フリツプフロツプ、９〜１６……プ
ログラム端子、１７……クロツク信号入力端子、
１８……セツト信号入力端子、１９，２０，２４
……検出ゲート、２１……バイナリーダウンカウ
ンタ、２２，２５……RSフリツプフロツプ、２
３，２６……パルス信号出力端子。
Claims (1)
- １ セツト機能を有するフリツプフロツプを単位
ステージとして、この単位ステージをＮ個（Ｎ≧
４）縦続接続してなるバイナリーダウンカウンタ
と、このバイナリーダウンカウンタの上位Ｌ個
（Ｌ≧１）の単位ステージのバイナリー出力によ
り区別でき、かつ中間段のＫ個（Ｋ≧２）の単位
ステージのバイナリー出力がすべて「０」でな
く、下位Ｊ個（Ｊ≧１）の単位ステージのバイナ
リー出力が「０」である第１，第２の所定のカウ
ント値NP1，NP2に対して、前記第１の所定の
カウント値NP1の上位Ｌ個の「１」となるすべ
ての単位ステージの非反転出力端及び「０」とな
るすべての単位ステージの反転出力端が、また下
位Ｊ個の単位ステージについてはすべての反転出
力端が、また中間段のＫ個については前記所定の
カウント値NP1の値において「０」となる単位
ステージの反転出力端のみがそれぞれ入力端に接
続された第１の検出ゲートと、前記第２の所定カ
ウント値NP2の上位Ｌ個の「１」となるすべて
の単位ステージの非反転出力端及び「０」となる
すべての単位ステージの反転出力端が、また下位
Ｊ個の単位ステージについてはすべての反転出力
端が、また中間段のＫ個については前記所定のカ
ウント値NP2の値において「０」となる単位ス
テージの反転出力端のみがそれぞれ入力端に接続
された第２の検出ゲートと、前記第１の検出ゲー
トの出力端がセツト入力端に接続されかつ前記第
２の検出ゲートの出力端がリセツト入力端に接続
されたRSフリツプフロツプとを備えたパルス信
号発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003680A JPS59128831A (ja) | 1983-01-12 | 1983-01-12 | パルス信号発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58003680A JPS59128831A (ja) | 1983-01-12 | 1983-01-12 | パルス信号発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59128831A JPS59128831A (ja) | 1984-07-25 |
| JPH0522411B2 true JPH0522411B2 (ja) | 1993-03-29 |
Family
ID=11564118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58003680A Granted JPS59128831A (ja) | 1983-01-12 | 1983-01-12 | パルス信号発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59128831A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5218091B2 (ja) * | 1973-10-26 | 1977-05-19 |
-
1983
- 1983-01-12 JP JP58003680A patent/JPS59128831A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59128831A (ja) | 1984-07-25 |
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