JPH0457095B2 - - Google Patents
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- Publication number
- JPH0457095B2 JPH0457095B2 JP60095147A JP9514785A JPH0457095B2 JP H0457095 B2 JPH0457095 B2 JP H0457095B2 JP 60095147 A JP60095147 A JP 60095147A JP 9514785 A JP9514785 A JP 9514785A JP H0457095 B2 JPH0457095 B2 JP H0457095B2
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- JP
- Japan
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- insulating film
- metal film
- gate
- semiconductor substrate
- film
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- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はMOS形半導体装置の製造方法に係
り、特に、そのセルフアラインのゲート電極の形
成方法に関するものである。
り、特に、そのセルフアラインのゲート電極の形
成方法に関するものである。
半導体集積回路は、近年高集積化が進み、微細
パターンが要求される様になつてきた。それに伴
いMOS形デバイスのゲート電極も微細化が要求
され、電極が低抵抗のものが必要となつている。
第２図ａ〜ｄは従来のセルフアラインのエート電
極の製造方法を説明するためにその主要段階での
状態を示す断面図で、図において、１は半導体基
板、２はゲート絶縁膜を構成する薄い酸化膜、３
は多結晶シリコン層、４はゲート側壁絶縁膜、５
は電極金属膜、６は加熱処理での金属膜５中にSi
が拡散してできたシリサイド部である。
パターンが要求される様になつてきた。それに伴
いMOS形デバイスのゲート電極も微細化が要求
され、電極が低抵抗のものが必要となつている。
第２図ａ〜ｄは従来のセルフアラインのエート電
極の製造方法を説明するためにその主要段階での
状態を示す断面図で、図において、１は半導体基
板、２はゲート絶縁膜を構成する薄い酸化膜、３
は多結晶シリコン層、４はゲート側壁絶縁膜、５
は電極金属膜、６は加熱処理での金属膜５中にSi
が拡散してできたシリサイド部である。
従来のセルフアラインによるゲート電極形成方
法は次の通りである。まず、半導体基板１上に酸
化膜２およびこの上に不純物導入がなされた多結
晶シリコン層３を形成し、選択的にエツチングを
施して所要部を残す。次に、酸化膜を上からデポ
ジトし、全面ドライエツチングによりゲート側壁
絶縁膜４を形成する。〔第２図ａ〕。次に、電極材
料金属膜５を上記のパターンの上に形成する〔第
２図ｂ〕。つづいて、加熱処理によつて、ソース、
ドレイン、ゲート部分の下地からSiの金属膜５へ
の拡散を生じさせ、シリサイド部分６を形成する
〔第２図ｃ〕。最後に、エツチング液でシリサイド
部分６以外の金属膜５を除去すると、ソース、ド
レイン、ゲート部の電極が形成される〔第２図
ｄ〕。
法は次の通りである。まず、半導体基板１上に酸
化膜２およびこの上に不純物導入がなされた多結
晶シリコン層３を形成し、選択的にエツチングを
施して所要部を残す。次に、酸化膜を上からデポ
ジトし、全面ドライエツチングによりゲート側壁
絶縁膜４を形成する。〔第２図ａ〕。次に、電極材
料金属膜５を上記のパターンの上に形成する〔第
２図ｂ〕。つづいて、加熱処理によつて、ソース、
ドレイン、ゲート部分の下地からSiの金属膜５へ
の拡散を生じさせ、シリサイド部分６を形成する
〔第２図ｃ〕。最後に、エツチング液でシリサイド
部分６以外の金属膜５を除去すると、ソース、ド
レイン、ゲート部の電極が形成される〔第２図
ｄ〕。
従来のセルフアラインのゲート電極形成におい
ては、多結晶シリコン膜の不純物濃度NDが大き
いと、シリサイド化の反応速度が遅くなる。ま
た、加熱処理時間が長ければ、ソース、ドレイン
部分からのSiの拡散がサイドウオールのSiO2部
の上部まで達し、ゲートとのシヨートなどの原因
となり、より低抵抗のゲート電極が実現できない
などの問題点があつた。
ては、多結晶シリコン膜の不純物濃度NDが大き
いと、シリサイド化の反応速度が遅くなる。ま
た、加熱処理時間が長ければ、ソース、ドレイン
部分からのSiの拡散がサイドウオールのSiO2部
の上部まで達し、ゲートとのシヨートなどの原因
となり、より低抵抗のゲート電極が実現できない
などの問題点があつた。
この発明は上記のような問題点を解消するため
になされたもので、より低抵抗のゲート電極が実
現でき、加熱処理時間が短縮できるので、ソー
ス、ドレインとゲート間のシヨートも発生せず、
また、ソース領域やドレイン領域の不純物が広く
拡散せずにすむ半導体装置の製造方法を得ること
を目的としている。
になされたもので、より低抵抗のゲート電極が実
現でき、加熱処理時間が短縮できるので、ソー
ス、ドレインとゲート間のシヨートも発生せず、
また、ソース領域やドレイン領域の不純物が広く
拡散せずにすむ半導体装置の製造方法を得ること
を目的としている。
この発明に係る製造方法は、電極材料金属膜の
形成後、ゲート電極となるべき領域に選択的にイ
オン（シリコンイオン等）を注入する工程を加え
たものである。
形成後、ゲート電極となるべき領域に選択的にイ
オン（シリコンイオン等）を注入する工程を加え
たものである。
この発明における製造方法では、シリコンイオ
ンを、電極材料金属膜にゲート部分だけ選択的に
注入することにより、ゲート部の金属表面にシリ
コンイオンがはいり、加熱処理工程で、ゲート部
の下地と表面の両面からシリコンが拡散をするの
で、ゲート電極の最終断面積が従来に比べて大き
くなり、また、高濃度の不純物の多結晶シリコン
を用いて、より低抵抗のゲート電極の形成が可能
となる。
ンを、電極材料金属膜にゲート部分だけ選択的に
注入することにより、ゲート部の金属表面にシリ
コンイオンがはいり、加熱処理工程で、ゲート部
の下地と表面の両面からシリコンが拡散をするの
で、ゲート電極の最終断面積が従来に比べて大き
くなり、また、高濃度の不純物の多結晶シリコン
を用いて、より低抵抗のゲート電極の形成が可能
となる。
〔発明の実施例〕
第１図ａ〜ｅはこの発明の一実施例方法を説明
するためにその主要段階における状態を示す断面
図で、第２図は従来例と同一符号は同等部分を示
す。まず、半導体基板１上に酸化膜２および、こ
の上に従来通りの濃度の不純物、または高濃度の
不純物が導入された多結晶シリコン層３を形成
し、選択的にエツチングを施して所要部を残す。
次に酸化膜を上から積み、全面ドライエツチング
によりゲート側壁絶縁膜４を形成する〔第１図
ａ〕。次に、電極材料金属（Mo、Ta、Ｗ、Ti
等）膜５を上記のパターンの上に形成する〔第１
図ｂ〕。マスクを介して選択的に、または、マス
クレス集束イオンビーム（図示）でSiイオンを
電極材料金属膜５のゲート部分に選択的に、加速
エネルギー50keVで1014個／cm2注入しイオン注入
部７を形成する〔第１図ｃ〕。次に、600〜650℃
の温度での加熱処理で、Siの金属への拡散による
シリサイド化を行なう。この時、ゲート部分は表
面と下地とからSiが拡散するのでシリサイド化が
従来に比べて速くなり、シリサイド部分６の領域
も大きくなつている〔第１図ｄ〕。最後に、金属
膜５のエツチング液（NH4OH＋H2O＋H2O）で
シリサイド部分６以外のものを除去することによ
り、ソース、ドレイン及びゲートの電極が形成さ
れることになる〔第１図ｅ〕。
するためにその主要段階における状態を示す断面
図で、第２図は従来例と同一符号は同等部分を示
す。まず、半導体基板１上に酸化膜２および、こ
の上に従来通りの濃度の不純物、または高濃度の
不純物が導入された多結晶シリコン層３を形成
し、選択的にエツチングを施して所要部を残す。
次に酸化膜を上から積み、全面ドライエツチング
によりゲート側壁絶縁膜４を形成する〔第１図
ａ〕。次に、電極材料金属（Mo、Ta、Ｗ、Ti
等）膜５を上記のパターンの上に形成する〔第１
図ｂ〕。マスクを介して選択的に、または、マス
クレス集束イオンビーム（図示）でSiイオンを
電極材料金属膜５のゲート部分に選択的に、加速
エネルギー50keVで1014個／cm2注入しイオン注入
部７を形成する〔第１図ｃ〕。次に、600〜650℃
の温度での加熱処理で、Siの金属への拡散による
シリサイド化を行なう。この時、ゲート部分は表
面と下地とからSiが拡散するのでシリサイド化が
従来に比べて速くなり、シリサイド部分６の領域
も大きくなつている〔第１図ｄ〕。最後に、金属
膜５のエツチング液（NH4OH＋H2O＋H2O）で
シリサイド部分６以外のものを除去することによ
り、ソース、ドレイン及びゲートの電極が形成さ
れることになる〔第１図ｅ〕。
なお、上記実施例では、多結晶シリコン膜を用
いたが、高融点金属であるMo、Ta、Ｗ、Tiで
も良く、上記実施例と同様の効果を奏する。
いたが、高融点金属であるMo、Ta、Ｗ、Tiで
も良く、上記実施例と同様の効果を奏する。
以上のように、この発明によれば、電極材料金
属膜にゲート領域にのみ選択的にSiイオンを注入
する工程を加えたので、加熱処理時間が短縮で
き、また、高濃度の多結晶シリコンも使用でき、
より低抵抗であるゲート電極が作成でき、ソー
ス、ドレイン、ゲート間のシヨートも少ないもの
が得られる効果がある。
属膜にゲート領域にのみ選択的にSiイオンを注入
する工程を加えたので、加熱処理時間が短縮で
き、また、高濃度の多結晶シリコンも使用でき、
より低抵抗であるゲート電極が作成でき、ソー
ス、ドレイン、ゲート間のシヨートも少ないもの
が得られる効果がある。
第１図ａ〜ｅはこの発明の一実施例方法の主要
段階における状態を示す断面図、第２図ａ〜ｄは
従来のセルフアラインのゲート電極形成方法の主
要段階における状態を示す断面図である。 図において、１は半導体基板、２は第１の絶縁
膜（酸化膜）、３は多結晶シリコン層、４はゲー
ト側壁絶縁膜、５は金属膜、６は金属シリサイド
部分、７はシリコンイオン注入部分、は集束イ
オンビームである。なお、図中、同一符号は同一
または相当部分を示す。
段階における状態を示す断面図、第２図ａ〜ｄは
従来のセルフアラインのゲート電極形成方法の主
要段階における状態を示す断面図である。 図において、１は半導体基板、２は第１の絶縁
膜（酸化膜）、３は多結晶シリコン層、４はゲー
ト側壁絶縁膜、５は金属膜、６は金属シリサイド
部分、７はシリコンイオン注入部分、は集束イ
オンビームである。なお、図中、同一符号は同一
または相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に第１の絶縁膜及びこの第１の
絶縁膜の上に不純物が導入された多結晶シリコン
層を形成し、上記多結晶シリコン層及び上記第１
の絶縁膜を選択的に除去してゲートパターンを形
成する工程、上記ゲートパターンを含む上記半導
体基板上を第２の絶縁膜で覆い、この第２の絶縁
膜に異方性エツチングを施してゲート側壁絶縁膜
を残す工程、上記ゲート側壁絶縁膜が形成された
上記ゲートパターンを含む上記半導体基板上に金
属膜を形成し、この金属膜の上記多結晶シリコン
層の上の部分に選択的にシリコンイオンを注入す
る工程、熱処理を施して上記金属膜のシリコンに
接する部分及び上記シリコンイオン注入部分をシ
リサイド化する工程、並びに上記金属膜の上記シ
リサイド化部分以外をエツチング除去する工程を
備えた半導体装置の製造方法。 ２ シリコンイオンの注入に集束イオンビームを
用いることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 ３ 半導体基板にシリコン基板を用いることを特
徴とする特許請求の範囲第１項または第２項記載
の半導体装置の製造方法。 ４ 金属膜に高融点金属膜を用いることを特徴と
する特許請求の範囲第１項ないし第３項のいずれ
かに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9514785A JPS61252668A (ja) | 1985-05-01 | 1985-05-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9514785A JPS61252668A (ja) | 1985-05-01 | 1985-05-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61252668A JPS61252668A (ja) | 1986-11-10 |
| JPH0457095B2 true JPH0457095B2 (ja) | 1992-09-10 |
Family
ID=14129685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9514785A Granted JPS61252668A (ja) | 1985-05-01 | 1985-05-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61252668A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01103873A (ja) * | 1987-06-23 | 1989-04-20 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59197162A (ja) * | 1983-04-22 | 1984-11-08 | Nec Corp | 半導体装置 |
| GB2139419A (en) * | 1983-05-05 | 1984-11-07 | Standard Telephones Cables Ltd | Semiconductor devices |
-
1985
- 1985-05-01 JP JP9514785A patent/JPS61252668A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61252668A (ja) | 1986-11-10 |
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