JPH0457249B2 - - Google Patents
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- JPH0457249B2 JPH0457249B2 JP14757486A JP14757486A JPH0457249B2 JP H0457249 B2 JPH0457249 B2 JP H0457249B2 JP 14757486 A JP14757486 A JP 14757486A JP 14757486 A JP14757486 A JP 14757486A JP H0457249 B2 JPH0457249 B2 JP H0457249B2
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- Japan
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- arrester
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- series
- parallel
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- Thyristor Switches And Gates (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明はGTOサイリスタを用いた両方向通
電形の半導体しや断器の主回路方式に関する。
電形の半導体しや断器の主回路方式に関する。
GTOサイリスタを半導体しや断器に適用する
場合に、主回路インダクタンスに蓄積されたエネ
ルギーによつてGTOサイリスタに過電圧が生じ
る。それを抑制するためGTOサイリスタと並列
に非直接抵抗器（以下、アレスタと呼ぶ。）が接
続される。アレスタ１素子当たりの消費エネルギ
ーには制限があり、消費エネルギーが大きい場合
にはアレスタ素子を並列接続して対応する。
場合に、主回路インダクタンスに蓄積されたエネ
ルギーによつてGTOサイリスタに過電圧が生じ
る。それを抑制するためGTOサイリスタと並列
に非直接抵抗器（以下、アレスタと呼ぶ。）が接
続される。アレスタ１素子当たりの消費エネルギ
ーには制限があり、消費エネルギーが大きい場合
にはアレスタ素子を並列接続して対応する。
第４図はGTOサイリスタを用いた両方向通電
形の半導体しや断器の従来の接続図である。この
第１図において、１は直流電源、２は電源のイン
ダクタンス、３はインダクタンスを含む負荷であ
る。４，５はGTOサイリスタで、それぞれ逆並
列にダイオード６，７が接続されている。両
GTOサイリスタ４，５は互いに逆極性にて直列
接続されて電源１と負荷３との間の給電線に挿入
されている。８はアレスタで一般に電圧制限用ギ
ヤツプレスアレスタで金属酸化物系の非直線抵抗
器が用いられる。また、スナバコンデンサ４Ｃと
スナバ抵抗４Ｒを直列接続し、このスナバ抵抗４
Ｒにスナバダイオード４Ｄを並列接続して構成さ
れたスナバ回路４ＳがGTOサイリスタ４に並列
接続されている。同様にGTOサイリスタ５にも、
スナバコンデンサ５Ｃとスナバ抵抗５Ｒを直列接
続し、このスナバ抵抗５Ｒにスナバダイオード５
Ｄを並列接続して構成したスナバ回路５Ｓが並列
接続される。
形の半導体しや断器の従来の接続図である。この
第１図において、１は直流電源、２は電源のイン
ダクタンス、３はインダクタンスを含む負荷であ
る。４，５はGTOサイリスタで、それぞれ逆並
列にダイオード６，７が接続されている。両
GTOサイリスタ４，５は互いに逆極性にて直列
接続されて電源１と負荷３との間の給電線に挿入
されている。８はアレスタで一般に電圧制限用ギ
ヤツプレスアレスタで金属酸化物系の非直線抵抗
器が用いられる。また、スナバコンデンサ４Ｃと
スナバ抵抗４Ｒを直列接続し、このスナバ抵抗４
Ｒにスナバダイオード４Ｄを並列接続して構成さ
れたスナバ回路４ＳがGTOサイリスタ４に並列
接続されている。同様にGTOサイリスタ５にも、
スナバコンデンサ５Ｃとスナバ抵抗５Ｒを直列接
続し、このスナバ抵抗５Ｒにスナバダイオード５
Ｄを並列接続して構成したスナバ回路５Ｓが並列
接続される。
第５図は第４図に示したしや断器の各部の動作
波形であり、各横軸は時間軸である。
波形であり、各横軸は時間軸である。
第５図においてイは負荷電流I3、ロはGTOサ
イリスタ４の電流I4，ハはアレスタ８の電流I8、
ニはGTOサイリスタ４の電圧V4をの経過例を示
している。
イリスタ４の電流I4，ハはアレスタ８の電流I8、
ニはGTOサイリスタ４の電圧V4をの経過例を示
している。
従来の半導体しや断器の各部の動作を第４図、
第５図により以下に説明する。
第５図により以下に説明する。
時刻t0に負荷側で短絡事故が生じたとすると、
しや断器を流れる電流（以下事故電流と呼ぶ。）
は増加していく。
しや断器を流れる電流（以下事故電流と呼ぶ。）
は増加していく。
事故電流が検出され、時刻t1でGTOサイリス
タ４がオフされる。事故電流はスナバダイオード
４Ｄを経由してスナバコンデンサ４Ｃを充電して
いく。主回路インダクタンスに蓄積された電磁エ
ネルギーが大きいとスナバコンデンサ４Ｃの電圧
がアレスタ８の制限電圧Erを超えアレスタ８に電
流が流れ始め、事故電流I3またはアレスタ８の電
流I8は、 I3＝I8＝I0−Er−Ed／L2＋L3（ｔ−t1 (1) （ただし、i3，i5≧０とする。） にて表されるように減衰する。ここに、I0はしや
断電流値、L2は電源インダクタンス、L3は負荷
インダクタンスである。
タ４がオフされる。事故電流はスナバダイオード
４Ｄを経由してスナバコンデンサ４Ｃを充電して
いく。主回路インダクタンスに蓄積された電磁エ
ネルギーが大きいとスナバコンデンサ４Ｃの電圧
がアレスタ８の制限電圧Erを超えアレスタ８に電
流が流れ始め、事故電流I3またはアレスタ８の電
流I8は、 I3＝I8＝I0−Er−Ed／L2＋L3（ｔ−t1 (1) （ただし、i3，i5≧０とする。） にて表されるように減衰する。ここに、I0はしや
断電流値、L2は電源インダクタンス、L3は負荷
インダクタンスである。
時刻t2になるとアレスタ８が主回路インダクタ
ンスの電磁エネルギーを消費し、しや断が完了す
る。しや断動作当たりのアレスタ８の消費エネル
ギーＱは、 Ｑ＝１／２（L1＋L2）I0 2Er／Er−E1 (2) にて表される。
ンスの電磁エネルギーを消費し、しや断が完了す
る。しや断動作当たりのアレスタ８の消費エネル
ギーＱは、 Ｑ＝１／２（L1＋L2）I0 2Er／Er−E1 (2) にて表される。
このように、アレスタ８はしや断動作時に負荷
インダクタンスの電磁エネルギーを消費する。ま
た、そのエネルギーは遮断電流の２乗に比例して
大きくなる。
インダクタンスの電磁エネルギーを消費する。ま
た、そのエネルギーは遮断電流の２乗に比例して
大きくなる。
よつて、負荷インダクタンス、しや断電流が大
きくなると、アレスタの消費エネルギーが大きく
なる。アレスタ素子は一般に熱容量が小さく、且
つ最大許容温度も150℃以下と低いためアレスタ
素子の並列数が多くなる。そのため装置が大形化
する。装置の構造が複雑になる、コストが高くな
るなどの欠点があつた。
きくなると、アレスタの消費エネルギーが大きく
なる。アレスタ素子は一般に熱容量が小さく、且
つ最大許容温度も150℃以下と低いためアレスタ
素子の並列数が多くなる。そのため装置が大形化
する。装置の構造が複雑になる、コストが高くな
るなどの欠点があつた。
本発明は、上記に鑑み、GTOサイリスタを用
いた両方向通電形半導体しや断器において、負荷
電流のしや断時間（GTOサイリスタがオフして
から事故電流が零に減衰するまでの時間）を実用
的な時間にしてアレスタの消費エネルギーを小さ
くしアレスタ素子の並列数を低減できる回路方式
を提供することを目的とする。
いた両方向通電形半導体しや断器において、負荷
電流のしや断時間（GTOサイリスタがオフして
から事故電流が零に減衰するまでの時間）を実用
的な時間にしてアレスタの消費エネルギーを小さ
くしアレスタ素子の並列数を低減できる回路方式
を提供することを目的とする。
上記目的は、本発明によれば、それぞれゲート
ターンオフサイリスタ（以下GTOサイリスタと
呼ぶ。）とダイオードとの逆並列回路を２組互い
に逆極性に直列接続し、且つその直列接続体に、
主回路インダクタンスに蓄積されたエネルギーの
処理とGTOサイリスタの過電圧防止のために非
直線抵抗器を並列接続してなる両方向通電形の半
導体しや断器において、前記非直線抵抗器の消費
エネルギーを低減し、その小形化を図るため、前
記直列接続体を構成する両逆並列回路の共通接続
点にフリーホイリングダイオードと減衰抵抗との
直列回路の一端を接続し、その直列回路の他端は
該直列回路が負荷と並列になる如くに選ばれた負
荷側端子に相当する点に接続することによつて達
成される。
ターンオフサイリスタ（以下GTOサイリスタと
呼ぶ。）とダイオードとの逆並列回路を２組互い
に逆極性に直列接続し、且つその直列接続体に、
主回路インダクタンスに蓄積されたエネルギーの
処理とGTOサイリスタの過電圧防止のために非
直線抵抗器を並列接続してなる両方向通電形の半
導体しや断器において、前記非直線抵抗器の消費
エネルギーを低減し、その小形化を図るため、前
記直列接続体を構成する両逆並列回路の共通接続
点にフリーホイリングダイオードと減衰抵抗との
直列回路の一端を接続し、その直列回路の他端は
該直列回路が負荷と並列になる如くに選ばれた負
荷側端子に相当する点に接続することによつて達
成される。
即ち、本発明は両方向に負荷インダクタンスの
電磁エネルギーをアレスタと減衰抵抗に分担させ
て、実用的な時間でしや断できるような減衰抵抗
の値にすることによりアレスタの消費エネルギー
を抑制しようとするものである。
電磁エネルギーをアレスタと減衰抵抗に分担させ
て、実用的な時間でしや断できるような減衰抵抗
の値にすることによりアレスタの消費エネルギー
を抑制しようとするものである。
本発明による半導体しや断器の実施例を示す主
回路接続図を第１図に示す。
回路接続図を第１図に示す。
第１図において、９はフリーホイリングダイオ
ード、１０は減衰抵抗であり、フリーホイリング
ダイオード９のカソード側は両GTOサイリスタ
４，５のカソード側に共通に接続されていて、フ
リーホイリングダイオード９のアノード側は減衰
抵抗１０を介して負荷３に並列になるような負荷
側端子１１に接続されている。その他については
第１図と同じ構成である。
ード、１０は減衰抵抗であり、フリーホイリング
ダイオード９のカソード側は両GTOサイリスタ
４，５のカソード側に共通に接続されていて、フ
リーホイリングダイオード９のアノード側は減衰
抵抗１０を介して負荷３に並列になるような負荷
側端子１１に接続されている。その他については
第１図と同じ構成である。
第２図は第１図に示した実施例の各部の動作波
形をそれぞれ横軸に時間軸をとつて示したもので
ある。
形をそれぞれ横軸に時間軸をとつて示したもので
ある。
第２図においてイは負荷電流I3、ロはGTOサ
イリスタ４の電流I4、ハはアレスタ８の電流I8、
ニはフリーホイリングダイオード９の電流I9、ホ
はGTOサイリスタ４に電圧V4を示している。
イリスタ４の電流I4、ハはアレスタ８の電流I8、
ニはフリーホイリングダイオード９の電流I9、ホ
はGTOサイリスタ４に電圧V4を示している。
本発明による半導体しや断器の実施例の各部の
動作を第１図、第２図により以下に説明する。
動作を第１図、第２図により以下に説明する。
時間t0に負荷側で短絡事故が生じ、しや断器を
流れる電流（以下、事故電流と呼ぶ。）は増加し
ていく。
流れる電流（以下、事故電流と呼ぶ。）は増加し
ていく。
事故電流が検出され、時刻t1になるとGTOサ
イリスタ４がオフされる。事故電流はスナバダイ
オード４Ｄを経由してスナバコンデンサ４Ｃを充
電していく。主回路インダクタンスに蓄積された
電磁エネルギーが大きいと、スナバコンデンサ４
Ｃの電圧がアレスタ８の制限電圧Erを超え、事故
電流がアレスタ８とフリーホイリングダイオード
９とに分流して流れはじめる。アレスタ８の電流
I8は減少し、フリーホイリングダイオード９の電
流I9は増加していく。
イリスタ４がオフされる。事故電流はスナバダイ
オード４Ｄを経由してスナバコンデンサ４Ｃを充
電していく。主回路インダクタンスに蓄積された
電磁エネルギーが大きいと、スナバコンデンサ４
Ｃの電圧がアレスタ８の制限電圧Erを超え、事故
電流がアレスタ８とフリーホイリングダイオード
９とに分流して流れはじめる。アレスタ８の電流
I8は減少し、フリーホイリングダイオード９の電
流I9は増加していく。
時刻t2になるとアレスタ８の電流I8は零に減衰
する。このときフリーホイリングダイオード９の
電流I9は最大となる。時間t3になると主回路イン
ダクタンスの電磁エネルギーを消費し、フリーホ
イリングダイオード９の電流I9は零に減衰する。
そしてしや断が完了する。
する。このときフリーホイリングダイオード９の
電流I9は最大となる。時間t3になると主回路イン
ダクタンスの電磁エネルギーを消費し、フリーホ
イリングダイオード９の電流I9は零に減衰する。
そしてしや断が完了する。
第３図は、減衰抵抗１０の値Ｒに対するアレス
タ８の消費エネルギーＱおよびしや断時間Ｔのと
の関係を示すグラフである。これから明らかのよ
うに、減衰抵抗Ｒを小さくするとアレスタの消費
エネルギーＱは小さくなるが、しや断時間Ｔは大
きくなる。
タ８の消費エネルギーＱおよびしや断時間Ｔのと
の関係を示すグラフである。これから明らかのよ
うに、減衰抵抗Ｒを小さくするとアレスタの消費
エネルギーＱは小さくなるが、しや断時間Ｔは大
きくなる。
Q∽，T∽はそれぞれフリーホイリングダイオ
ードのない場合におけるアレスタの消費エネルギ
ー、しや断時間の値を示す。
ードのない場合におけるアレスタの消費エネルギ
ー、しや断時間の値を示す。
例えば、しや断時間をＴ＝T0＞T∽に選ぶと
減衰抵抗はＲ＝R0となり、アレスタの消費エネ
ルギーはＱ＝Q0＜Q∽となる。したがつて、しや
断時間Ｔを適当な値に選びながらアレスタの消費
エネルギーを低減することができる。
減衰抵抗はＲ＝R0となり、アレスタの消費エネ
ルギーはＱ＝Q0＜Q∽となる。したがつて、しや
断時間Ｔを適当な値に選びながらアレスタの消費
エネルギーを低減することができる。
GTOサイリスタを両方向通電形半導体しや断
器に適用する場合、GTOサイリスタとGTOサイ
リスタに並列接続されたダイオードからなる回路
を極性を反転させて直列接続した回路で主回路イ
ンダクタンスに蓄積された電磁エネルギーによつ
てしや断動作時GTOサイリスタに通電圧が生じ
る。それの抑制のためGTOサイリスタと直列ダ
イオードと並列にアレスタが接続される。この場
合アレスタは主回路インダクタンス（＝電源イン
ダクタンス＋負荷インダクタンス）の電磁エネル
ギーをすべて消費するためその消費エネルギーは
大きなものとなる。
器に適用する場合、GTOサイリスタとGTOサイ
リスタに並列接続されたダイオードからなる回路
を極性を反転させて直列接続した回路で主回路イ
ンダクタンスに蓄積された電磁エネルギーによつ
てしや断動作時GTOサイリスタに通電圧が生じ
る。それの抑制のためGTOサイリスタと直列ダ
イオードと並列にアレスタが接続される。この場
合アレスタは主回路インダクタンス（＝電源イン
ダクタンス＋負荷インダクタンス）の電磁エネル
ギーをすべて消費するためその消費エネルギーは
大きなものとなる。
アレスタ１素子当たりの消費エネルギーには制
限があり消費エネルギーが大きいとアレスタ素子
の並列数が多くなるが、本発明によればGTOサ
イリスタのカソード側に負荷と並列になるように
フリーホイリングダイオードと減衰抵抗の直列回
路を接続し、減衰抵抗の値を適当に選ぶことによ
り負荷電流を実用的な時間でしや断できると共に
アレスタの消費エネルギーが小さくできる。また
フリーホイリングダイオードと減衰抵抗との直列
回路を両GTOサイリスタの共通接続点に接続し
ているため両方向に共用できる。そのため装置の
小形化、簡素化、低価格化ができる。また第３図
からしや断時間を長く許容できる場合には、減衰
抵抗として特別な抵抗器を設けることなく、回路
内に存在するほとんど零の抵抗で済ませることも
でき、そうすればアレスタの消費エネルギーを最
も小さくできる。
限があり消費エネルギーが大きいとアレスタ素子
の並列数が多くなるが、本発明によればGTOサ
イリスタのカソード側に負荷と並列になるように
フリーホイリングダイオードと減衰抵抗の直列回
路を接続し、減衰抵抗の値を適当に選ぶことによ
り負荷電流を実用的な時間でしや断できると共に
アレスタの消費エネルギーが小さくできる。また
フリーホイリングダイオードと減衰抵抗との直列
回路を両GTOサイリスタの共通接続点に接続し
ているため両方向に共用できる。そのため装置の
小形化、簡素化、低価格化ができる。また第３図
からしや断時間を長く許容できる場合には、減衰
抵抗として特別な抵抗器を設けることなく、回路
内に存在するほとんど零の抵抗で済ませることも
でき、そうすればアレスタの消費エネルギーを最
も小さくできる。
第１図は本発明による半導体しや断器の実施例
の主回路接続図、第２図は第１図に示す本発明に
よる半導体しや断器の主回路の各部の動作波形
図、第３図はアレスタの消費エネルギー、しや断
時間と減衰抵抗との関係を表すグラフ、第４図は
従来の半導体しや断器の実施例を示す主回路接続
図、第５図は第４図に示す従来の半導体しや断器
の主回路の各部の動作波形図である。 １は直流電源、２は電源のインダクタンス、３
は負荷、４，５は抵抗、６，７はダイオード、８
はアレスタ、９はフリーホイリングダイオード、
１０は減衰抵抗。
の主回路接続図、第２図は第１図に示す本発明に
よる半導体しや断器の主回路の各部の動作波形
図、第３図はアレスタの消費エネルギー、しや断
時間と減衰抵抗との関係を表すグラフ、第４図は
従来の半導体しや断器の実施例を示す主回路接続
図、第５図は第４図に示す従来の半導体しや断器
の主回路の各部の動作波形図である。 １は直流電源、２は電源のインダクタンス、３
は負荷、４，５は抵抗、６，７はダイオード、８
はアレスタ、９はフリーホイリングダイオード、
１０は減衰抵抗。
Claims (1)
- 【特許請求の範囲】 １ それぞれゲートターンオフサイリスタ（以下
GTOサイリスタと呼ぶ。）とダイオードとの逆並
列回路を２組互いに逆極性に直列接続し、且つそ
の直列接続体に、主回路インダクタンスに蓄積さ
れたエネルギーの処理とGTOサイリスタの過電
圧防止のために非直線抵抗器を並列接続してなる
両方向通電形の半導体しや断器において、前記非
直線抵抗器の消費エネルギーを低減し、その小形
化を図るため、前記直列接続体を構成する両逆並
列回路の共通接続点にフリーホイリングダイオー
ドと減衰抵抗との直列回路の一端を接続し、その
直列回路の他端は該直列回路が負荷と並列になる
如くに選ばれた負荷側端子に相当する点に接続し
たことを特徴とする半導体しや断器。 ２ 前記フリーホイリングダイオードを含む回路
はフリーホイリングダイオードと減衰抵抗との直
列回路からなることを特徴とする特許請求の範囲
第１項記載半導体しや断器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14757486A JPS634712A (ja) | 1986-06-24 | 1986-06-24 | 半導体しや断器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14757486A JPS634712A (ja) | 1986-06-24 | 1986-06-24 | 半導体しや断器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634712A JPS634712A (ja) | 1988-01-09 |
| JPH0457249B2 true JPH0457249B2 (ja) | 1992-09-11 |
Family
ID=15433440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14757486A Granted JPS634712A (ja) | 1986-06-24 | 1986-06-24 | 半導体しや断器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS634712A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0628910B2 (ja) * | 1987-09-29 | 1994-04-20 | 橋本フォーミング工業株式会社 | ウインドウモールディングの製造方法 |
| JPH074971Y2 (ja) * | 1988-03-14 | 1995-02-08 | トキワケミカル工業株式会社 | 車輌用のフロント硝子用モールディング |
| US5310236A (en) * | 1989-10-18 | 1994-05-10 | Hashimoto Forming Industry Co., Ltd. | Molding member for automobile window plate |
| US5104173A (en) * | 1989-10-18 | 1992-04-14 | Hashimoto Forming Industry Co., Ltd. | Window molding member for automobiles, and method of manufacturing the same |
| US6095586A (en) * | 1990-10-23 | 2000-08-01 | Tokai Kogyo Kabushiki Kaisha | Automobile windshield molding and the method of producing the same |
| US6196615B1 (en) | 1990-10-23 | 2001-03-06 | Tokai Kogyo Kabushiki Kaisha | Automobile windshield molding and the method of producing the same |
| US5656223A (en) * | 1991-07-25 | 1997-08-12 | Tokai Kogyo Kabushiki Kaisha | Windshield molding for vehicles and the production method thereof |
| JP3150361B2 (ja) * | 1991-05-31 | 2001-03-26 | 東海興業株式会社 | 車両用モールディング及びその製造方法 |
| US5507992A (en) * | 1991-07-25 | 1996-04-16 | Tokai Kogyo Kabushiki Kaisha | Windshield molding for vehicles and the production method thereof |
-
1986
- 1986-06-24 JP JP14757486A patent/JPS634712A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS634712A (ja) | 1988-01-09 |
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