JPH063872B2 - 半導体しや断器 - Google Patents
半導体しや断器Info
- Publication number
- JPH063872B2 JPH063872B2 JP62088169A JP8816987A JPH063872B2 JP H063872 B2 JPH063872 B2 JP H063872B2 JP 62088169 A JP62088169 A JP 62088169A JP 8816987 A JP8816987 A JP 8816987A JP H063872 B2 JPH063872 B2 JP H063872B2
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- JP
- Japan
- Prior art keywords
- voltage
- circuit
- capacitor
- load
- parallel
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- Expired - Lifetime
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- Thyristor Switches And Gates (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、両方向通電形の半導体しゃ断器に関する。
両方向通電形の半導体しゃ断器として、第４図に示すよ
うなものがある。
うなものがある。
図中11は直流電源、13は負荷で、その間に順方向通電ゲ
ートターンオフサイリスタ（以下ＧＴＯサイリスタと称
す）２と逆方向通電ＧＴＯサイリスタ３とを並列接続
し、これらＧＴＯサイリスタ２，３に対しダイオード
５，６，７，８とコンデンサ４によるブリッジ整流形ス
ナバ回路14を並列接続し、かつ電圧依存性非線形抵抗
器、例えばＺｎＯアレスタ９を並列接続している。
ートターンオフサイリスタ（以下ＧＴＯサイリスタと称
す）２と逆方向通電ＧＴＯサイリスタ３とを並列接続
し、これらＧＴＯサイリスタ２，３に対しダイオード
５，６，７，８とコンデンサ４によるブリッジ整流形ス
ナバ回路14を並列接続し、かつ電圧依存性非線形抵抗
器、例えばＺｎＯアレスタ９を並列接続している。
前記ブリッジ整流形スナバ回路14のコンデンサ４には、
放電用抵抗10，11とその中間に挿入した放電用のＧＴＯ
サイリスタ12からなる直列回路が接続される。
放電用抵抗10，11とその中間に挿入した放電用のＧＴＯ
サイリスタ12からなる直列回路が接続される。
第５図は前記両方向通電形の半導体しゃ断器の動作波形
図で、（イ）はオン信号、（ロ）はオフ信号、（ハ）は
負荷電流、（ニ）は主端子ａ１−ａ２間電圧、Ｅは直流
電源１の電圧、ＥｒはＺｎＯアレスタ９の制限電圧を示
す。
図で、（イ）はオン信号、（ロ）はオフ信号、（ハ）は
負荷電流、（ニ）は主端子ａ１−ａ２間電圧、Ｅは直流
電源１の電圧、ＥｒはＺｎＯアレスタ９の制限電圧を示
す。
（ロ）に示すように時刻ｔ０では両ＧＴＯサイリスタ
２，３のゲートにはオフ信号が印加されており、両ＧＴ
Ｏサイリスタ２，３はオフ状態を維持している。
２，３のゲートにはオフ信号が印加されており、両ＧＴ
Ｏサイリスタ２，３はオフ状態を維持している。
時刻ｔ１になるとオフ信号が除かれ、オン信号が両ＧＴ
Ｏサイリスタ２，３のゲートに与えられ、放電用ＧＴＯ
サイリスタ12のゲートにも同時に与えられる。これによ
り、主端子ａ１−ａ２間電圧の極性にあったＧＴＯサイ
リスタ２がオンし（第５図（イ）、（ロ）、（ハ）、
（ニ）参照）、負荷電流が零から増加する（第５図
（ハ）参照）。
Ｏサイリスタ２，３のゲートに与えられ、放電用ＧＴＯ
サイリスタ12のゲートにも同時に与えられる。これによ
り、主端子ａ１−ａ２間電圧の極性にあったＧＴＯサイ
リスタ２がオンし（第５図（イ）、（ロ）、（ハ）、
（ニ）参照）、負荷電流が零から増加する（第５図
（ハ）参照）。
時刻ｔ２になるとオン信号が除かれ、オフ信号が両ＧＴ
Ｏサイリスタ２，３のゲートに与えられ（ＧＴＯサイリ
スタ12のゲートにも同時に与えられる）、ＧＴＯサイリ
スタ２がオフする。負荷電流はターイオード５，６を通
してコンデンサ４に流れ込むため、主端子間電圧が上昇
する。やがて主端子間電圧はアレスタ９の制限電圧Ｅｒ
に達し、負荷電流はＺｎＯアレスタ９に転流する（第５
図（ニ）参照）。
Ｏサイリスタ２，３のゲートに与えられ（ＧＴＯサイリ
スタ12のゲートにも同時に与えられる）、ＧＴＯサイリ
スタ２がオフする。負荷電流はターイオード５，６を通
してコンデンサ４に流れ込むため、主端子間電圧が上昇
する。やがて主端子間電圧はアレスタ９の制限電圧Ｅｒ
に達し、負荷電流はＺｎＯアレスタ９に転流する（第５
図（ニ）参照）。
時刻ｔ３になると負荷のエネルギはＺｎＯアレスタ９で
消費され、負荷電流は零に減衰する。コンデンサ４はダ
イオード５，６がオフするため主端子ａ１，ａ２から切
離され、主端子間電圧は直流電源電圧に落ち着こうとす
る。しかしＺｎＯアレスタ９の寄生容量は大きく、負荷
電流が零になると負荷13のインダクタンス13ａとＺｎＯ
アレスタ９の寄生容量15の間でＬＣの共振振動が起こ
る。やがて時刻ｔ４になると主端子間電圧の回路の抵抗
分により直流電源電圧Ｅに減衰する。以上で両方向通電
形しゃ断器の動作は完了する。
消費され、負荷電流は零に減衰する。コンデンサ４はダ
イオード５，６がオフするため主端子ａ１，ａ２から切
離され、主端子間電圧は直流電源電圧に落ち着こうとす
る。しかしＺｎＯアレスタ９の寄生容量は大きく、負荷
電流が零になると負荷13のインダクタンス13ａとＺｎＯ
アレスタ９の寄生容量15の間でＬＣの共振振動が起こ
る。やがて時刻ｔ４になると主端子間電圧の回路の抵抗
分により直流電源電圧Ｅに減衰する。以上で両方向通電
形しゃ断器の動作は完了する。
このように前記第４図に示した従来回路では、負荷電流
が零になると負荷のインダクタンス13とＺｎＯアレスタ
の寄生容量15の間でＬＣの共振振動が起こり系が不安定
になるという問題がある。一般的に、ＺｎＯアレスタ９
の制限電圧Ｅｒと直流電源電圧Ｅの差は大きくその振動
の振幅は大きいものとなる。さらに、回路の抵抗分が小
さいとその減衰時間も非常に大きなものとなる。
が零になると負荷のインダクタンス13とＺｎＯアレスタ
の寄生容量15の間でＬＣの共振振動が起こり系が不安定
になるという問題がある。一般的に、ＺｎＯアレスタ９
の制限電圧Ｅｒと直流電源電圧Ｅの差は大きくその振動
の振幅は大きいものとなる。さらに、回路の抵抗分が小
さいとその減衰時間も非常に大きなものとなる。
本発明の目的は前記従来例の不都合を解消し、負荷電流
（事故電流）しゃ断時に発生するＺｎＯアレスタの寄生
容量と負荷のインダクタンスとの間の寄生振動を速やか
に減衰させ系の安定を保つことができる半導体しゃ断器
を提供することにある。
（事故電流）しゃ断時に発生するＺｎＯアレスタの寄生
容量と負荷のインダクタンスとの間の寄生振動を速やか
に減衰させ系の安定を保つことができる半導体しゃ断器
を提供することにある。
本発明は前記目的を達成するため、逆並列に組合せた１
組のゲートターンオフサイリスタに、ダイオードとコン
デンサなどからなるブリッジ整流形スナバ回路及びＺｎ
Ｏアレスタのごとき電圧依存性非線形抵抗素子を並列接
続した両方向通電形の半導体しゃ断器において、前記半
導体しゃ断器のしゃ断時に、前記電圧依存性非線形抵抗
素子の寄生容量と負荷のインダクタンス間で起こる共振
振動を減衰させる抵抗とコンデンサの直列回路を前記電
圧依存性非線形抵抗素子に並列接続したことを要旨とす
るものである。
組のゲートターンオフサイリスタに、ダイオードとコン
デンサなどからなるブリッジ整流形スナバ回路及びＺｎ
Ｏアレスタのごとき電圧依存性非線形抵抗素子を並列接
続した両方向通電形の半導体しゃ断器において、前記半
導体しゃ断器のしゃ断時に、前記電圧依存性非線形抵抗
素子の寄生容量と負荷のインダクタンス間で起こる共振
振動を減衰させる抵抗とコンデンサの直列回路を前記電
圧依存性非線形抵抗素子に並列接続したことを要旨とす
るものである。
本発明によれば、ＺｎＯアレスタに並列に接続された抵
抗とコンデンサは負荷のインダクタンスとともにＲＬＣ
の振動減衰回路を構成する。この振動減衰回路により負
荷電流しゃ断時にＺｎＯアレスタの寄生容量と負荷イン
ダクタンスの間で起こる寄生振動を防止し、系の安定を
保つことを可能にする。
抗とコンデンサは負荷のインダクタンスとともにＲＬＣ
の振動減衰回路を構成する。この振動減衰回路により負
荷電流しゃ断時にＺｎＯアレスタの寄生容量と負荷イン
ダクタンスの間で起こる寄生振動を防止し、系の安定を
保つことを可能にする。
以下、図面について本発明の実施例を詳細に説明する。
第１図は本発明の半導体しゃ断器の１実施例を示す回路
図、第２図はこの第１図回路の動作波形図で、前記従来
例を示す第４図、第５図と同一構成要素には同一参照符
号を付したものである。
図、第２図はこの第１図回路の動作波形図で、前記従来
例を示す第４図、第５図と同一構成要素には同一参照符
号を付したものである。
すなわち、直流電流１と負荷13間の順方向ＧＴＯサイリ
スタ２と逆方向サイリスタ３の並列回路に対し、ダイオ
ード５，６，７，８とコンデンサ４によるブリッジ整流
形スナバ回路14と非線形抵抗器ＺｎＯアレスタ９とが各
々並列接続され、ブリッジ整流形スナバ回路14のコンデ
ンサ４には放電用抵抗10，11及び放電用のサイリスタ12
が接続される点は前記従来例と同じである。
スタ２と逆方向サイリスタ３の並列回路に対し、ダイオ
ード５，６，７，８とコンデンサ４によるブリッジ整流
形スナバ回路14と非線形抵抗器ＺｎＯアレスタ９とが各
々並列接続され、ブリッジ整流形スナバ回路14のコンデ
ンサ４には放電用抵抗10，11及び放電用のサイリスタ12
が接続される点は前記従来例と同じである。
本発明はこのような回路にさらに、抵抗16とコンデンサ
17の直列接続回路を、ＺｎＯアレスタ９に並列に接続し
た。
17の直列接続回路を、ＺｎＯアレスタ９に並列に接続し
た。
主な動作は前記第５図で示した従来例と同じなので説明
は省略するが、抵抗16、コンデンサ17の値Ｒ，Ｃを適当
に選ぶことにより第２図に示すように時刻ｔ３において
（負荷電流が零に減衰する時点）主端子ａ１−ａ２間電
圧を振動なく電源電圧Ｅに減衰させることができる。
は省略するが、抵抗16、コンデンサ17の値Ｒ，Ｃを適当
に選ぶことにより第２図に示すように時刻ｔ３において
（負荷電流が零に減衰する時点）主端子ａ１−ａ２間電
圧を振動なく電源電圧Ｅに減衰させることができる。
ちなみに、前記Ｒ，Ｃの選定は下記のごとくに行なう。
第１図の回路は基本的には、第３図に示す等価回路で表
され、この回路の特性方程式は３次式Ｓ３ＬＣＣ０Ｒ＋
Ｓ２Ｌ（Ｃ＋Ｃ０）＋ＳＣＲ＋１＝０…（１）となる。
され、この回路の特性方程式は３次式Ｓ３ＬＣＣ０Ｒ＋
Ｓ２Ｌ（Ｃ＋Ｃ０）＋ＳＣＲ＋１＝０…（１）となる。
したがって式（１）が３実根を持つようにＣ，Ｒの定数
を選べば、第１図の回路において振動なく主端子間電圧
を減衰させることができる。
を選べば、第１図の回路において振動なく主端子間電圧
を減衰させることができる。
以上述べたように本発明の半導体しゃ断器は、逆並列に
組合せた１組のＧＴＯサイリスタに、ブリッジ整流形ス
ナバ回路及び非線形抵抗素子ＺｎＯアレスタを並列接続
した両方向通電形の半導体しゃ断器において、負荷電流
しゃ断時に、ＺｎＯアレスタの寄生容量と負荷インダク
タンスの間で起こる共振振動を抑制し、系を外乱なく安
定に保つことができるものである。
組合せた１組のＧＴＯサイリスタに、ブリッジ整流形ス
ナバ回路及び非線形抵抗素子ＺｎＯアレスタを並列接続
した両方向通電形の半導体しゃ断器において、負荷電流
しゃ断時に、ＺｎＯアレスタの寄生容量と負荷インダク
タンスの間で起こる共振振動を抑制し、系を外乱なく安
定に保つことができるものである。
特に、前記共振振動を減衰するコンデンサと抵抗の直列
回路のうち、コンデンサには抵抗Ｒの直流的な電力容量
を小さくする効果もある。
回路のうち、コンデンサには抵抗Ｒの直流的な電力容量
を小さくする効果もある。
また、ＧＴＯサイリスタターンオフ後の素子がまだ動的
な状態においてアノード、カソード間電圧の振動を抑制
でき、その結果素子責務を低減でき、素子の信頼性を向
上できるものである。
な状態においてアノード、カソード間電圧の振動を抑制
でき、その結果素子責務を低減でき、素子の信頼性を向
上できるものである。
第１図は本発明の半導体しゃ断器の１実施例を示す回路
図、第２図は第１図回路の動作波形図、第３図は第１図
回路の基本等価回路図、第４図は従来例を示す回路図、
第５図は同上動作波形図である。 １…直流電源 ２…順方向ＧＴＯサイリスタ ３…逆方向ＧＴＯサイリスタ ４…コンデンサ ５，６，７，８…タイオード ９…ＺｎＯアレスタ、10，11…抵抗 12…放電用ＧＴＯサイリスタ 13…負荷、13a…インダクタンス 14…ブリッジ整流形スナバ回路 15…ＺｎＯアレスタの寄生容量 16…抵抗、17…コンデンサ （イ）…オン信号、（ロ）オフ信号 （ハ）…負荷電流 （ニ）…主端子ａ１−ａ２間電圧
図、第２図は第１図回路の動作波形図、第３図は第１図
回路の基本等価回路図、第４図は従来例を示す回路図、
第５図は同上動作波形図である。 １…直流電源 ２…順方向ＧＴＯサイリスタ ３…逆方向ＧＴＯサイリスタ ４…コンデンサ ５，６，７，８…タイオード ９…ＺｎＯアレスタ、10，11…抵抗 12…放電用ＧＴＯサイリスタ 13…負荷、13a…インダクタンス 14…ブリッジ整流形スナバ回路 15…ＺｎＯアレスタの寄生容量 16…抵抗、17…コンデンサ （イ）…オン信号、（ロ）オフ信号 （ハ）…負荷電流 （ニ）…主端子ａ１−ａ２間電圧
Claims (1)
- 【請求項１】逆並列に組合せた１組のゲートターンオフ
サイリスタに、ダイオードとコンデンサなどからなるブ
リッジ整流形スナバ回路及びＺｎＯアレスタのごとき電
圧依存性非線形抵抗素子を並列接続した両方向通電形の
半導体しゃ断器において、前記半導体しゃ断器のしゃ断
時に、前記電圧依存性非線形抵抗素子の寄生容量と負荷
のインダクタンス間で起こる共振振動を減衰させる抵抗
とコンデンサの直列回路を、前記電圧依存性非線形抵抗
素子に並列接続したことを特徴とする半導体しゃ断器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088169A JPH063872B2 (ja) | 1987-04-09 | 1987-04-09 | 半導体しや断器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62088169A JPH063872B2 (ja) | 1987-04-09 | 1987-04-09 | 半導体しや断器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63253719A JPS63253719A (ja) | 1988-10-20 |
| JPH063872B2 true JPH063872B2 (ja) | 1994-01-12 |
Family
ID=13935415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62088169A Expired - Lifetime JPH063872B2 (ja) | 1987-04-09 | 1987-04-09 | 半導体しや断器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH063872B2 (ja) |
-
1987
- 1987-04-09 JP JP62088169A patent/JPH063872B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63253719A (ja) | 1988-10-20 |
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