JPH0457322A - ポリサイド素子の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、ポリサイド素子の形成方法に係り、特に、多
結晶シリコン膜とメタルシリサイド膜との界面での剥が
れ２割れ防止の向上に関する。

〔従来の技術〕

従来、低抵抗なゲート電極、配線としてポリサイド構造
が用いられている。このポリサイド構造は、Ｎ型又はＰ
型不純物が導入されて低抵抗化した多結晶シリコン膜と
、さらに低抵抗なメタルシリサイド膜との二層構造をし
ている。

前記ポリサイド構造を有する配線は、ＳｉＨ４ガス等を
用いてＣＶＤ法等により多結晶シリコンを半導体基板の
絶縁膜上に成膜し、次いで、前記多結晶シリコン膜に不
純物、例えば、ＰＯ（１！３等を用いてＰをドーピング
して低抵抗化し、この上にさらに低抵抗なメタルシリサ
イドをＣＶＤ法等で成膜して、ポリサイド配線層を形成
し、その後、前記配線層を所望の形状に選択的にパター
ニングして形成される。

しかしながら、前記従来例は、ポリサイド配線が形成さ
れた後に行う種々の熱処理工程中に、多結晶シリコン膜
とメタルシリサイド膜との界面において、剥がれ１割れ
が生じ易いという問題があった。

前記剥がれ９割れの原因の一つとして、多結晶シリコン
を成膜した上に、メタルシリサイドを成膜した後に行う
種々の高温の熱処理工程により、メタルシリサイド膜が
体積収縮し、下地多結晶シリコン膜との間に歪みが生じ
ることが挙げられる。

そこで、この歪みを無くすために、前記熱処理工程の処
理温度を８００°Ｃ以下にする従来例が存在する。

また、前記多結晶シリコン膜とメタルシリサイド膜との
間の剥がれ１割れの発生を防止するために、特開昭６１
−１８１１５０号に開示されているように、多結晶シリ
コン膜上に成膜したメタルシリサイド膜に不純物元素、
例えば、Ｐ、Ａｓ。

Ｂ等を多量にイオン注入することが知られている。

〔発明が解決しようとする課題〕

しかしながら、前記従来例のように、ポリサイド配線形
成後に行う熱処理工程の処理温度をある程度下げても、
多結晶シリコン膜とメタルシリサイド膜との界面に生じ
る剥がれ１割れの防止に対しては完全ではなかった。

また、特開昭６１−１８１１５０号に開示されている従
来例は、前記二層間に生じる剥がれ１割れを防止する効
果は十分ではなく、多結晶シリコン膜とメタルシリサイ
ド膜との界面に生しる剥がれ１割れを防止することがで
きないという課題があった。

そこで、配線を前記のような二層構造にせずに、より低
抵抗なメタルシリサイド又は金属そのもののみで形成す
る方法も考えられるが、デバイスの設計上、フェルミ−
レベルは殆ど多結晶シリコンを対象に行われているため
、配線がメタルシリサイドのみで形成されていると、ト
ランジスタの設計が困難である。

そこで本発明は、このような課題を解決するために、半
導体膜とメタルシリサイド膜との界面の剥がれ１割れを
防止可能なポリサイド素子の形成方法を提供することを
目的とするものである。

〔課題を解決するための手段〕

この目的を達成するために本発明は、半導体基板の絶縁
膜上にアモルファス構造の半導体を成膜する工程と、次
いで前記アモルファス構造の半導体膜の上にメタルシリ
サイドを成膜する工程と、前記アモルファス構造の半導
体を熱処理により多結晶化する工程と、を有するポリサ
イド素子の形成方法であることを特徴とするものである
。

また、前記アモルファス構造の半導体膜にＮ型又はＰ型
の不純物元素を拡散するため、及び／又は導入された不
純物を活性化するための熱処理を利用して、前記アモル
ファス構造の半導体膜を多結晶化するポリサイド素子の
形成方法であることを特徴とするものである。

〔作用〕

この発明に係わるポリサイド素子の形成方法によれば、
アモルファス構造の半導体を成膜し、さらにその上にメ
タルシリサイド膜を成膜した後に、前記アモルファス構
造の半導体膜を熱処理して多結晶化する際、当該半導体
膜に体積収縮が生じる。

この際、半導体膜とメタルシリサイド膜との界面に生じ
る剥がれ２割れの主原因であるメタルシリサイド膜の収
縮が相殺される。従って、両者の界面に生じる歪みが大
幅に緩和され、両者の界面での剥がれ１割れを防止する
ことができる。

また、前記アモルファス構造の半導体膜にＮ型又はＰ型
の不純物元素を拡散するため及び／又は導入された不純
物を活性化するための熱処理を利用して、当該アモルフ
ァス構造の半導体を多結晶化することにより、前記多結
晶化のための熱処理工程を省略することができ、生産性
を向上することができる。そして、低コスト化も実現す
る。

さらに、前記半導体に当該不純物を導入するまで前記ア
モルファス構造の半導体膜の熱処理を行わないため、途
中でアモルファス構造が多結晶化することがない。

〔実施例〕

次に本発明の一実施例について、図面に基づいて説明す
る。

第１図は、ポリサイドゲート電極の製造工程を示す工程
断面図である。

第１図（１）の工程では、ウェハ１上にＣＶＤ法により
ゲート酸化膜２を形成する。その後、ＳｉＨ４を用いて
減圧ＣＶＤ法（ＩＴｏｒｒ、５９０″Ｃ）でアモルファ
ス構造のシリコン膜３を２００ＯＡの厚さに成膜する。

次に第１図（２）の工程では、第１図（１）の工程で得
たアモルファス構造のシリコン膜３の上にスパッタリン
グ法でＰを０．２重量％含むＷＳｉＳｉＯ２０００人の
厚さに成膜する。

次いで、第１図（３）の工程では、第１図（２）の工程
で得たウェハ１を９５０°Ｃで１時間熱処理し、Ｐを含
むＷＳｉＳｉＯ２Ｐをアモルファス構造のシリコン膜３
に拡散する。さらに、この熱処理を利用して、アモルフ
ァス構造のシリコン膜３を多結晶化し、低抵抗なリンド
ープ多結晶シリコン膜５を形成する。この時、Ｐは５Ｘ
１０”〜３×１０旧ＣＩ　−’の範囲内となるようにア
モルファス構造のシリコン膜３にドープ（拡散）するこ
とが望ましい。このようにして、リンドープ多結晶シリ
コン膜５とＷＳｉＳｉＯ２二層構造を有するポリサイド
構造を有する層を形成する。

アモルファス構造のシリコン膜３が多結晶化する際、体
積収縮が生じる。この際、多結晶シリコン膜５とＷＳｉ
ＳｉＯ２界面での剥がれ９割れの主原因である、ＷＳｉ
ＳｉＯ２処理による収縮が相殺される。この結果、両者
の界面での歪みが無くなり、多結晶シリコン膜５とＷＳ
ｉＳｉＯ２界面に生じる剥がれ１割れの発生を防ぐこと
ができる。

次に、第１図（４）の工程では、第１図（３）の工程で
得た二層構造を有する層を選択的にパターニングし、パ
ターニング領域以外をエツチング除去して、所望の形状
に形成する。

その後、必要に応じて、ソース・ドレイン領域を形成し
てＭＯＳＦＥＴを製造できる。

このようにして、多結晶シリコン膜とメタルシリサイド
膜との界面に生じる剥がれ１割れが非常に少ない良好な
ポリサイドゲート電極を得た。

次に、本発明に係るポリサイドゲート電極（発明品）及
び従来の製造工程（特開昭６１−１８１１５０号で開示
されている方法）で得たポリサイドゲート電極（従来品
）について、多結晶シリコン膜とメタルシリサイド膜と
の界面での剥がれ。

割れの状態を顕微鏡を用いて観察した。この結果を第１
表に示す。

第　　１　　表 発明品は従来品に比べ、剥がれ発生率が大幅に低下して
いた。

本実施例では、ポリサイドゲート電極の形成方法につい
て説明したが、ポリサイド配線等の形成方法に用いても
同様の効果が得られる。

なお、本実施例では、第１図（２）の工程でＰを含むＷ
ＳｉＳｉＯ２パッタリング法により形成したが、ＣＶＤ
法等でＷＳｉ膜を成膜し、次いで、ＰをＷＳｉ膜にイオ
ン注入してＰを含むＷＳｉＳｉＯ２膜することもできる
。

また、第１図（２）の工程でＰを含むＷＳｉＳｉＯ２膜
したが、この代わりに不純物を含まないｗｓｉ膜を本実
施例と同じ方法で成膜し、その後、不純物を当該ＷＳｉ
膜を通過させてアモルファス構造のシリコン膜３に達す
るエネルギーでイオン注入し、その後、第１図（２）の
工程と同様の熱処理を行うことで、前記不純物を活性化
させ、多結晶シリコン膜を低抵抗化しても良い。

さらにまた、アモルファス構造のシリコンにＰをイオン
注入し、その上にＷＳｉ膜を成膜し、その後、第１図（
２）の工程と同様の熱処理を行うことで、前記不純物を
活性化させ、多結晶シリコン膜を低抵抗化しても良い。

そして、第１図（３）及び（４）の工程では、リンドー
プ多結晶シリコン膜及びＰを含むＷＳｉ膜を成膜した後
、前記二層を選択的にパターニング、エツチング除去し
て所望の形状を形成したが、第１図（２）の工程後、選
択的にパターニング、エツチング除去を行い所望の形状
を形成した後に、アモルファス形状のシリコン膜へのＰ
拡散及び結晶化を行っても良い。こうすることで、多結
晶シリコン膜のエンチング特性が良好となり、ゲート電
極の形状不良を防ぐことができる。

そして、メタルシリサイド膜としてＷＳｉを用いたが、
この他、ＭｏＳｉ、ＴｉＳｉ等を用いても良い。

また、不純物としてＰを用いたが、Ｂ、Ａｓ等他のＮ型
又はＰ型の不純物を用いても良い。

〔発明の効果〕

以上説明したように、本発明に係るポリサイド素子の形
成方法によれば、アモルファス構造の半導体を成膜した
後に、前記半導体膜を多結晶化する際、当該半導体が体
積収縮を起こすため、半導体膜とメタルシリサイド膜の
界面に発生する剥がれ２割れの主原因であるメタルシリ
サイド膜の収縮が相殺される。従って、両者の界面での
剥がれ割れを防止することができる。

また、請求項（２）の発明によれば、前記効果に加えて
、前記アモルファス構造の半導体膜に導入したＮ型又は
Ｐ型の不純物元素を拡散及び／又は活性化するための熱
処理を利用して、当該アモルファス構造の半導体膜を多
結晶化することができるため、前記半導体を低抵抗化す
ると同時に前記アモルファス構造の半導体を多結晶化す
ることができるという効果を有する。この結果、前記多
結晶化のための熱処理工程を省略することができ、生産
性を向上することができる。そして、低コスト化も実現
する。

また、さらに、前記半導体に当該不純物を導入するまで
前記アモルファス構造の半導体膜の熱処理を行わないた
め、途中でアモルファス構造が多結晶化することがない
。このため、前記効果に加えて、安定したポリサイド素
子の形成方法を提供することもできる。

【図面の簡単な説明】

第１図は、本発明に係るポリサイドゲート電極の製造工
程の実施例断面図を示す。 図中、３はアモルファス構造のシリコン膜（半導体膜）
、４はＰを含むＷＳｉ膜（メタルシリサイド膜）、５は
リンドープ多結晶シリコン膜を示す。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の絶縁膜上にアモルファス構造の半導
   体を成膜する工程と、次いで前記アモルファス構造の半
   導体膜の上にメタルシリサイドを成膜する工程と、前記
   アモルファス構造の半導体を熱処理により多結晶化する
   工程と、を有することを特徴とするポリサイド素子の形
   成方法。
2. （２）前記アモルファス構造の半導体膜にＮ型又はＰ型
   の不純物元素を拡散するため、及び／又は導入された不
   純物を活性化するための熱処理を利用して、前記アモル
   ファス構造の半導体膜を多結晶化することを特徴とする
   請求項（１）記載のポリサイド素子の形成方法。