JPH04257267A - Ｓｏｉ構造半導体装置の製造方法 - Google Patents
Ｓｏｉ構造半導体装置の製造方法Info
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- JPH04257267A JPH04257267A JP3037844A JP3784491A JPH04257267A JP H04257267 A JPH04257267 A JP H04257267A JP 3037844 A JP3037844 A JP 3037844A JP 3784491 A JP3784491 A JP 3784491A JP H04257267 A JPH04257267 A JP H04257267A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ（ｓｉｌｉｃｏ
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造基板の薄いシ
リコン（Ｓｉ）層にＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘ
ｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ
ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を作り込
むのに好適な半導体装置の製造方法に関する。
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ）構造基板の薄いシ
リコン（Ｓｉ）層にＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘ
ｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ
ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ）を作り込
むのに好適な半導体装置の製造方法に関する。
【０００２】一般に、ＳＯＩ構造基板を用いた半導体素
子は、動作速度、集積度、耐放射線性に於いて、通常の
バルク基板を用いた半導体素子よりも優れている為、そ
の実用化に向けて多くの努力が注がれているのであるが
、例えば、バック・チャネルの問題など、解決すべき問
題が残されている。
子は、動作速度、集積度、耐放射線性に於いて、通常の
バルク基板を用いた半導体素子よりも優れている為、そ
の実用化に向けて多くの努力が注がれているのであるが
、例えば、バック・チャネルの問題など、解決すべき問
題が残されている。
【０００３】
【従来の技術】通常、ＳＯＩ構造基板を用いた場合、半
導体素子の動作速度が向上することができるのは、支持
側Ｓｉ基板と二酸化シリコン（ＳｉＯ２ ）からなる絶
縁膜を介して貼り合わせられて半導体素子を作り込むべ
きＳｉ層が薄膜化されていることが大きな理由となって
いる。ところが、そのＳｉ層を薄膜化すると、表面側に
現れるフロント・チャネルと呼ばれる正規のチャネルの
他に背面側の絶縁膜との界面にもチャネルが現れ、所謂
、バック・チャネルとして影響を及ぼすようになってし
まう。このバック・チャネルは、ＭＯＳＦＥＴのしきい
値電圧を変化させることから、そのバック・チャネルの
しきい値を制御して、ＭＯＳＦＥＴの動作に悪影響を及
ぼさないようにすることが必要である。
導体素子の動作速度が向上することができるのは、支持
側Ｓｉ基板と二酸化シリコン（ＳｉＯ２ ）からなる絶
縁膜を介して貼り合わせられて半導体素子を作り込むべ
きＳｉ層が薄膜化されていることが大きな理由となって
いる。ところが、そのＳｉ層を薄膜化すると、表面側に
現れるフロント・チャネルと呼ばれる正規のチャネルの
他に背面側の絶縁膜との界面にもチャネルが現れ、所謂
、バック・チャネルとして影響を及ぼすようになってし
まう。このバック・チャネルは、ＭＯＳＦＥＴのしきい
値電圧を変化させることから、そのバック・チャネルの
しきい値を制御して、ＭＯＳＦＥＴの動作に悪影響を及
ぼさないようにすることが必要である。
【０００４】従来のＳＯＩ構造基板を用いたＭＯＳＦＥ
Ｔでは、支持側Ｓｉ基板にバック・バイアス電圧を印加
し、Ｓｉ層に作り込んだＭＯＳＦＥＴのバック・チャネ
ルを制御するようにしている。
Ｔでは、支持側Ｓｉ基板にバック・バイアス電圧を印加
し、Ｓｉ層に作り込んだＭＯＳＦＥＴのバック・チャネ
ルを制御するようにしている。
【０００５】
【発明が解決しようとする課題】前記したように、支持
側Ｓｉ基板にバック・バイアス電圧を印加してバック・
チャネルの影響を低減させる場合、ｎチャネル・トラン
ジスタには負のバック・バイアス電圧を、また、ｐチャ
ネル・トランジスタには正のバック・バイアス電圧をそ
れぞれ印加することが必要である。従って、例えば、Ｃ
ＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ
ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トラン
ジスタでは、ｐチャネル・トランジスタ並びにｎチャネ
ル・トランジスタにそれぞれ異なる電圧を印加すること
が必要となるのであるが、ＳＯＩ構造基板を用いたＣＭ
ＯＳトランジスタでは、支持側Ｓｉ基板が共通であるか
ら、バック・バイアス電圧を印加することでｐチャネル
・トランジスタとｎチャネル・トランジスタのしきい値
を制御することは困難である。
側Ｓｉ基板にバック・バイアス電圧を印加してバック・
チャネルの影響を低減させる場合、ｎチャネル・トラン
ジスタには負のバック・バイアス電圧を、また、ｐチャ
ネル・トランジスタには正のバック・バイアス電圧をそ
れぞれ印加することが必要である。従って、例えば、Ｃ
ＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ
ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トラン
ジスタでは、ｐチャネル・トランジスタ並びにｎチャネ
ル・トランジスタにそれぞれ異なる電圧を印加すること
が必要となるのであるが、ＳＯＩ構造基板を用いたＣＭ
ＯＳトランジスタでは、支持側Ｓｉ基板が共通であるか
ら、バック・バイアス電圧を印加することでｐチャネル
・トランジスタとｎチャネル・トランジスタのしきい値
を制御することは困難である。
【０００６】本発明は、バック・チャネルのしきい値を
選択的に且つ容易に制御できるようにし、例えば、ＣＭ
ＯＳトランジスタに於けるｐチャネル・トランジスタ或
いはｎチャネル・トランジスタのそれぞれに好適なバッ
ク・チャネル制御を施すことを可能にしようとする。
選択的に且つ容易に制御できるようにし、例えば、ＣＭ
ＯＳトランジスタに於けるｐチャネル・トランジスタ或
いはｎチャネル・トランジスタのそれぞれに好適なバッ
ク・チャネル制御を施すことを可能にしようとする。
【０００７】
【課題を解決するための手段】図１は本発明の原理を説
明する為のＳＯＩ構造基板を用いたＭＯＳＦＥＴの要部
切断側面図を表している。図に於いて、１は支持側Ｓｉ
基板、２は薄膜化されたＳｉ層、３は二酸化シリコン（
ＳｉＯ２ ）からなる絶縁膜、４はＳｉＯ２ からなる
ゲート絶縁膜、５はチャネル領域、６は不純物導入領域
、７はソース領域、８はドレイン領域、９は多結晶Ｓｉ
からなるゲート電極、１０はＳｉＯ２ からなる素子間
分離領域をそれぞれ示している。
明する為のＳＯＩ構造基板を用いたＭＯＳＦＥＴの要部
切断側面図を表している。図に於いて、１は支持側Ｓｉ
基板、２は薄膜化されたＳｉ層、３は二酸化シリコン（
ＳｉＯ２ ）からなる絶縁膜、４はＳｉＯ２ からなる
ゲート絶縁膜、５はチャネル領域、６は不純物導入領域
、７はソース領域、８はドレイン領域、９は多結晶Ｓｉ
からなるゲート電極、１０はＳｉＯ２ からなる素子間
分離領域をそれぞれ示している。
【０００８】このＭＯＳＦＥＴでは、不純物導入領域６
がｎ型であれば、バック・チャネルもｎ型化する傾向と
なり、また、不純物導入領域６がｐ型であれば、バック
・チャネルもｐ型化する傾向となる。従って、この現象
を利用すれば、フロント・チャネルのしきい値に比較し
てバック・チャネルのそれは大きくすることができ、Ｍ
ＯＳＦＥＴとしてのしきい値はフロント・チャネルのし
きい値で支配されるようになる。
がｎ型であれば、バック・チャネルもｎ型化する傾向と
なり、また、不純物導入領域６がｐ型であれば、バック
・チャネルもｐ型化する傾向となる。従って、この現象
を利用すれば、フロント・チャネルのしきい値に比較し
てバック・チャネルのそれは大きくすることができ、Ｍ
ＯＳＦＥＴとしてのしきい値はフロント・チャネルのし
きい値で支配されるようになる。
【０００９】このようなことから、本発明に依る半導体
装置の製造方法に於いては、（１）ＭＯＳＦＥＴを作り
込むべき活性層である薄膜化されたシリコン層（例えば
薄膜化されたＳｉ層２）とその背面に在る絶縁膜（例え
ばＳｉＯ２ からなる絶縁膜３）とを貫通して支持側シ
リコン基板（例えば支持側Ｓｉ基板１）の表面に不純物
イオンの注入を行いバック・チャネルを制御する為の不
純物導入領域（例えば不純物導入領域６）を形成する工
程と、次いで、前記活性層である薄膜化されたシリコン
層にＭＯＳＦＥＴを形成する工程とが含まれてなるか、
或いは、（２）前記（１）に於いて、バック・チャネル
を制御する為の不純物導入領域を形成する不純物イオン
の注入は活性層である薄膜化されたシリコン層に対する
チャネル・ドーズを兼ねて実施されることを特徴とする
か、（３）前記（１）或いは（２）に於いて、バック・
チャネルを制御する為の不純物導入領域を形成する不純
物イオンの注入は選択的に導電型が異なる不純物イオン
を用いて実施されることを特徴とするか、或いは、（４
）前記（１）或いは（２）に於いて、バック・チャネル
を制御する為の不純物導入領域を形成する不純物イオン
の注入は選択的に濃度を異にする不純物イオンを用いて
実施されることを特徴とする。
装置の製造方法に於いては、（１）ＭＯＳＦＥＴを作り
込むべき活性層である薄膜化されたシリコン層（例えば
薄膜化されたＳｉ層２）とその背面に在る絶縁膜（例え
ばＳｉＯ２ からなる絶縁膜３）とを貫通して支持側シ
リコン基板（例えば支持側Ｓｉ基板１）の表面に不純物
イオンの注入を行いバック・チャネルを制御する為の不
純物導入領域（例えば不純物導入領域６）を形成する工
程と、次いで、前記活性層である薄膜化されたシリコン
層にＭＯＳＦＥＴを形成する工程とが含まれてなるか、
或いは、（２）前記（１）に於いて、バック・チャネル
を制御する為の不純物導入領域を形成する不純物イオン
の注入は活性層である薄膜化されたシリコン層に対する
チャネル・ドーズを兼ねて実施されることを特徴とする
か、（３）前記（１）或いは（２）に於いて、バック・
チャネルを制御する為の不純物導入領域を形成する不純
物イオンの注入は選択的に導電型が異なる不純物イオン
を用いて実施されることを特徴とするか、或いは、（４
）前記（１）或いは（２）に於いて、バック・チャネル
を制御する為の不純物導入領域を形成する不純物イオン
の注入は選択的に濃度を異にする不純物イオンを用いて
実施されることを特徴とする。
【００１０】
【作用】本発明では、前記したように、活性層であるＳ
ｉ層２、及び、その下地である絶縁膜３を貫通して支持
側Ｓｉ基板１の表面にも不純物イオンを注入し、不純物
導入領域６を形成するようにしている。通常、ゲート電
極９を構成している多結晶Ｓｉにはチャネル領域５と異
なる導電型の不純物が導入される為、ゲート絶縁膜４の
膜厚と下地である絶縁膜３の膜厚とが等しく、且つ、チ
ャネル領域５に於ける不純物濃度が均一であれば、バッ
ク・チャネルのしきい値はフロント・チャネルのそれに
比較して大きくなる。この為、ＭＯＳＦＥＴとしてのし
きい値はフロント・チャネルのしきい値が支配的となっ
て、バック・チャネルの影響を抑制することができるの
であり、そして、このような作用は、不純物導入領域６
の導電型さえ適切に選択すれば、ｐチャネル・トランジ
スタに於いてもｎチャネル・トランジスタに於いても同
等であることから、ＳＯＩ構造基板にＣＭＯＳトランジ
スタを組み込むには、特に、有効であり、また、ＣＭＯ
Ｓトランジスタに限らず、半導体素子に応じて印加電圧
を変える必要がある半導体装置を製造する際に適用して
好結果が得られる。
ｉ層２、及び、その下地である絶縁膜３を貫通して支持
側Ｓｉ基板１の表面にも不純物イオンを注入し、不純物
導入領域６を形成するようにしている。通常、ゲート電
極９を構成している多結晶Ｓｉにはチャネル領域５と異
なる導電型の不純物が導入される為、ゲート絶縁膜４の
膜厚と下地である絶縁膜３の膜厚とが等しく、且つ、チ
ャネル領域５に於ける不純物濃度が均一であれば、バッ
ク・チャネルのしきい値はフロント・チャネルのそれに
比較して大きくなる。この為、ＭＯＳＦＥＴとしてのし
きい値はフロント・チャネルのしきい値が支配的となっ
て、バック・チャネルの影響を抑制することができるの
であり、そして、このような作用は、不純物導入領域６
の導電型さえ適切に選択すれば、ｐチャネル・トランジ
スタに於いてもｎチャネル・トランジスタに於いても同
等であることから、ＳＯＩ構造基板にＣＭＯＳトランジ
スタを組み込むには、特に、有効であり、また、ＣＭＯ
Ｓトランジスタに限らず、半導体素子に応じて印加電圧
を変える必要がある半導体装置を製造する際に適用して
好結果が得られる。
【００１１】
【実施例】図２及び図３は本発明一実施例を解説する為
の工程要所に於けるＭＯＳＦＥＴの要部切断側面図であ
り、以下、これ等の図を参照しつつ説明する。尚、図１
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
の工程要所に於けるＭＯＳＦＥＴの要部切断側面図であ
り、以下、これ等の図を参照しつつ説明する。尚、図１
に於いて用いた記号と同記号は同部分を表すか或いは同
じ意味を持つものとする。
【００１２】図２参照
２−（１）通常の技法を適用して作成されたＳＯＩ構造
のウエハを用意する。その主要なデータを例示すると次
の通りである。 活性層であるＳｉ層２の厚さ：１００〔ｎｍ〕下地であ
る絶縁膜３の厚さ：１５〔ｎｍ〕２−（２）イオン注入
法を適用することに依ってＳｉ層２にチャネル・ドーズ
を行うのであるが、この工程は、本発明に於いて特徴的
なところである。即ち、例えば、ｎチャネルＭＯＳＦＥ
Ｔの場合には、硼素（Ｂ）イオンを注入するのであるが
、その際、ドーズ量は１０１２〔ｃｍ−２〕程度、加速
電圧は５０〔ｋｅＶ〕程度とし、チャネル領域５及び下
地の絶縁膜３を貫通させて支持側Ｓｉ基板１の表面にも
硼素の注入を行うものである。この工程を経ることに依
って、支持側Ｓｉ基板１の表面には１０１６〔ｃｍ−３
〕〜１０１７〔ｃｍ−３〕の硼素が注入されて不純物導
入領域６が形成され、バック・チャネルのしきい値はフ
ロント・チャネルのしきい値に比較して大きくすること
ができる。尚、本工程は後に説明する工程３−（１）で
形成する耐酸化性マスクを除去した段階で実施すること
ができ、また、不純物活性化の熱処理は他の不純物領域
の活性化と兼ねて行えば良い。
のウエハを用意する。その主要なデータを例示すると次
の通りである。 活性層であるＳｉ層２の厚さ：１００〔ｎｍ〕下地であ
る絶縁膜３の厚さ：１５〔ｎｍ〕２−（２）イオン注入
法を適用することに依ってＳｉ層２にチャネル・ドーズ
を行うのであるが、この工程は、本発明に於いて特徴的
なところである。即ち、例えば、ｎチャネルＭＯＳＦＥ
Ｔの場合には、硼素（Ｂ）イオンを注入するのであるが
、その際、ドーズ量は１０１２〔ｃｍ−２〕程度、加速
電圧は５０〔ｋｅＶ〕程度とし、チャネル領域５及び下
地の絶縁膜３を貫通させて支持側Ｓｉ基板１の表面にも
硼素の注入を行うものである。この工程を経ることに依
って、支持側Ｓｉ基板１の表面には１０１６〔ｃｍ−３
〕〜１０１７〔ｃｍ−３〕の硼素が注入されて不純物導
入領域６が形成され、バック・チャネルのしきい値はフ
ロント・チャネルのしきい値に比較して大きくすること
ができる。尚、本工程は後に説明する工程３−（１）で
形成する耐酸化性マスクを除去した段階で実施すること
ができ、また、不純物活性化の熱処理は他の不純物領域
の活性化と兼ねて行えば良い。
【００１３】図３参照
３−（１）例えば、窒化シリコン（Ｓｉ３ Ｎ４ ）か
らなる耐酸化性マスクを用いる選択的熱酸化（例えばｌ
ｏｃａｌ ｏｘｉｄａｔｉｏｎｏｆ ｓｉｌｉｃｏ
ｎ：ＬＯＣＯＳ）法を適用することに依り、ＳｉＯ２
からなる素子間分離領域１０を形成する。 ３−（２）前記耐酸化性マスクを除去してから、熱酸化
法を適用することに依り、厚さ例えば１５〔ｎｍ〕のＳ
ｉＯ２ からなるゲート絶縁膜４を形成する。 ３−（３）化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ
ｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り、厚さ例えば３００〔ｎｍ〕の多結晶Ｓｉ膜
を形成する。 ３−（４）通常のフォト・リソグラフィ技術を適用する
ことに依り、前記多結晶Ｓｉ膜のパターニングを行って
ゲート電極９を形成する。 ３−（５）イオン注入法を適用することに依り、ゲート
電極９及び素子間分離領域１０をマスクとして砒素イオ
ンの打ち込みを行ってソース領域７及びドレイン領域８
を形成する。 ３−（６）この後、通常の技法を適用し、絶縁膜の形成
、電極コンタクト窓の形成、ソース電極及びドレイン電
極やその他の配線などを形成して完成する。
らなる耐酸化性マスクを用いる選択的熱酸化（例えばｌ
ｏｃａｌ ｏｘｉｄａｔｉｏｎｏｆ ｓｉｌｉｃｏ
ｎ：ＬＯＣＯＳ）法を適用することに依り、ＳｉＯ２
からなる素子間分離領域１０を形成する。 ３−（２）前記耐酸化性マスクを除去してから、熱酸化
法を適用することに依り、厚さ例えば１５〔ｎｍ〕のＳ
ｉＯ２ からなるゲート絶縁膜４を形成する。 ３−（３）化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐ
ｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用する
ことに依り、厚さ例えば３００〔ｎｍ〕の多結晶Ｓｉ膜
を形成する。 ３−（４）通常のフォト・リソグラフィ技術を適用する
ことに依り、前記多結晶Ｓｉ膜のパターニングを行って
ゲート電極９を形成する。 ３−（５）イオン注入法を適用することに依り、ゲート
電極９及び素子間分離領域１０をマスクとして砒素イオ
ンの打ち込みを行ってソース領域７及びドレイン領域８
を形成する。 ３−（６）この後、通常の技法を適用し、絶縁膜の形成
、電極コンタクト窓の形成、ソース電極及びドレイン電
極やその他の配線などを形成して完成する。
【００１４】図４は前記工程２−（２）に於いて説明し
たように不純物イオンの注入を行った場合の不純物濃度
プロファイルを表す線図であり、横軸には距離〔μｍ〕
を、縦軸には不純物濃度〔ｃｍ−３〕をそれぞれ採って
ある。尚、縦軸はｌｏｇ目盛りであり、また、図１に於
いて用いた記号と同記号は同部分を表すか或いは同じ意
味を持つものとする。図から明らかなように、支持側Ｓ
ｉ基板１の表面には、約１×１０１６〔ｃｍ−３〕〜１
×１０１７〔ｃｍ−３〕程度の硼素が導入されているこ
とが看取される。
たように不純物イオンの注入を行った場合の不純物濃度
プロファイルを表す線図であり、横軸には距離〔μｍ〕
を、縦軸には不純物濃度〔ｃｍ−３〕をそれぞれ採って
ある。尚、縦軸はｌｏｇ目盛りであり、また、図１に於
いて用いた記号と同記号は同部分を表すか或いは同じ意
味を持つものとする。図から明らかなように、支持側Ｓ
ｉ基板１の表面には、約１×１０１６〔ｃｍ−３〕〜１
×１０１７〔ｃｍ−３〕程度の硼素が導入されているこ
とが看取される。
【００１５】前記実施例は、ｎチャネルＭＯＳＦＥＴを
製造する場合について説明したが、ｐチャネルＭＯＳＦ
ＥＴを製造するのであれば、前記工程２−（２）に於い
て、硼素イオンの注入に替えて砒素イオン或いは燐イオ
ンの注入を行い、且つ、前記工程３−（５）に於いて、
砒素イオンの注入に替えて硼素イオンの注入を行えば良
く、また、ＣＭＯＳトランジスタを製造するのであれば
、ｎチャネル・トランジスタ及びｐチャネル・トランジ
スタの形成予定部分にそれぞれ必要とされる導電型の不
純物導入領域６を形成し、且つ、反対導電型のソース領
域及びドレイン領域を形成することで得られる。
製造する場合について説明したが、ｐチャネルＭＯＳＦ
ＥＴを製造するのであれば、前記工程２−（２）に於い
て、硼素イオンの注入に替えて砒素イオン或いは燐イオ
ンの注入を行い、且つ、前記工程３−（５）に於いて、
砒素イオンの注入に替えて硼素イオンの注入を行えば良
く、また、ＣＭＯＳトランジスタを製造するのであれば
、ｎチャネル・トランジスタ及びｐチャネル・トランジ
スタの形成予定部分にそれぞれ必要とされる導電型の不
純物導入領域６を形成し、且つ、反対導電型のソース領
域及びドレイン領域を形成することで得られる。
【００１６】また、この他の改変としては、不純物導入
領域６として導電型は全て同じで不純物濃度が選択的に
異なるものにすることも可能である。
領域６として導電型は全て同じで不純物濃度が選択的に
異なるものにすることも可能である。
【００１７】
【発明の効果】本発明に依るＳＯＩ構造半導体装置の製
造方法に於いては、薄膜化されたシリコン層とその背面
に在る絶縁膜とを貫通して支持側シリコン基板の表面に
バック・チャネルを制御する為の不純物導入領域を形成
する工程と、前記薄膜化されたシリコン層にＭＯＳＦＥ
Ｔを形成する工程とが含まれている。
造方法に於いては、薄膜化されたシリコン層とその背面
に在る絶縁膜とを貫通して支持側シリコン基板の表面に
バック・チャネルを制御する為の不純物導入領域を形成
する工程と、前記薄膜化されたシリコン層にＭＯＳＦＥ
Ｔを形成する工程とが含まれている。
【００１８】前記構成を採ることに依って、ゲート絶縁
膜の膜厚と貼り合わせ界面に於ける絶縁膜の膜厚とが等
しく、且つ、チャネル領域に於ける不純物濃度が均一で
あれば、バック・チャネルのしきい値はフロント・チャ
ネルのそれに比較して大きくなり、この為、ＭＯＳＦＥ
Ｔとしてのしきい値はフロント・チャネルのしきい値が
支配的となって、バック・チャネルの影響を抑制するこ
とができる。
膜の膜厚と貼り合わせ界面に於ける絶縁膜の膜厚とが等
しく、且つ、チャネル領域に於ける不純物濃度が均一で
あれば、バック・チャネルのしきい値はフロント・チャ
ネルのそれに比較して大きくなり、この為、ＭＯＳＦＥ
Ｔとしてのしきい値はフロント・チャネルのしきい値が
支配的となって、バック・チャネルの影響を抑制するこ
とができる。
【００１９】また、このような作用は、不純物導入領域
の導電型さえ適切に選択すれば、ｐチャネル・トランジ
スタに於いてもｎチャネル・トランジスタに於いても同
等であることから、ＳＯＩ構造基板にＣＭＯＳトランジ
スタを組み込む場合は特に有効である。
の導電型さえ適切に選択すれば、ｐチャネル・トランジ
スタに於いてもｎチャネル・トランジスタに於いても同
等であることから、ＳＯＩ構造基板にＣＭＯＳトランジ
スタを組み込む場合は特に有効である。
【００２０】更にまた、ＣＭＯＳトランジスタに限らず
、半導体素子に応じて印加電圧を変える必要がある半導
体装置を製造する際に適用して好結果が得られる。
、半導体素子に応じて印加電圧を変える必要がある半導
体装置を製造する際に適用して好結果が得られる。
【図１】本発明の原理を説明する為のＳＯＩ構造基板を
用いたＭＯＳＦＥＴの要部切断側面図である。
用いたＭＯＳＦＥＴの要部切断側面図である。
【図２】本発明一実施例を解説する為の工程要所に於け
るＭＯＳＦＥＴの要部切断側面図である。
るＭＯＳＦＥＴの要部切断側面図である。
【図３】本発明一実施例を解説する為の工程要所に於け
るＭＯＳＦＥＴの要部切断側面図である。
るＭＯＳＦＥＴの要部切断側面図である。
【図４】工程２−（２）に於いて説明したように不純物
イオンの注入を行った場合の不純物濃度プロファイルを
表す線図である。
イオンの注入を行った場合の不純物濃度プロファイルを
表す線図である。
１ 支持側Ｓｉ基板、２ 薄膜化されたＳｉ層３
二酸化シリコン（ＳｉＯ２ ）からなる絶縁膜４
ＳｉＯ２ からなるゲート絶縁膜５ チャネル領域 ６ 不純物導入領域 ７ ソース領域 ８ ドレイン領域 ９ 多結晶Ｓｉからなるゲート電極
二酸化シリコン（ＳｉＯ２ ）からなる絶縁膜４
ＳｉＯ２ からなるゲート絶縁膜５ チャネル領域 ６ 不純物導入領域 ７ ソース領域 ８ ドレイン領域 ９ 多結晶Ｓｉからなるゲート電極
Claims (4)
- 【請求項１】ＭＯＳＦＥＴを作り込むべき活性層である
薄膜化されたシリコン層とその背面に在る絶縁膜とを貫
通して支持側シリコン基板の表面に不純物イオンの注入
を行いバック・チャネルを制御する為の不純物導入領域
を形成する工程と、次いで、前記活性層である薄膜化さ
れたシリコン層にＭＯＳＦＥＴを形成する工程とが含ま
れてなることを特徴とするＳＯＩ構造半導体装置の製造
方法。 - 【請求項２】バック・チャネルを制御する為の不純物導
入領域を形成する不純物イオンの注入は活性層である薄
膜化されたシリコン層に対するチャネル・ドーズを兼ね
て実施されることを特徴とする請求項１記載のＳＯＩ構
造半導体装置の製造方法。 - 【請求項３】バック・チャネルを制御する為の不純物導
入領域を形成する不純物イオンの注入は選択的に導電型
が異なる不純物イオンを用いて実施されることを特徴と
する請求項１或いは請求項２記載のＳＯＩ構造半導体装
置の製造方法。 - 【請求項４】バック・チャネルを制御する為の不純物導
入領域を形成する不純物イオンの注入は選択的に濃度を
異にする不純物イオンを用いて実施されることを特徴と
する請求項１或いは請求項２記載のＳＯＩ構造半導体装
置の製造方法。
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|---|---|---|---|
| JP03784491A JP3218511B2 (ja) | 1991-02-08 | 1991-02-08 | Ｓｏｉ構造半導体装置の製造方法 |
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|---|---|---|---|
| JP03784491A JP3218511B2 (ja) | 1991-02-08 | 1991-02-08 | Ｓｏｉ構造半導体装置の製造方法 |
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|---|---|
| JPH04257267A true JPH04257267A (ja) | 1992-09-11 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP03784491A Expired - Fee Related JP3218511B2 (ja) | 1991-02-08 | 1991-02-08 | Ｓｏｉ構造半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3218511B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6140161A (en) * | 1997-06-06 | 2000-10-31 | Nec Corporation | Semiconductor integrated circuit device and method for making the same |
| US6150202A (en) * | 1997-06-05 | 2000-11-21 | Nec Corporation | Method for fabricating semiconductor device |
| US6414357B1 (en) | 1998-06-05 | 2002-07-02 | Nec Corporation | Master-slice type semiconductor IC device with different kinds of basic cells |
-
1991
- 1991-02-08 JP JP03784491A patent/JP3218511B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6150202A (en) * | 1997-06-05 | 2000-11-21 | Nec Corporation | Method for fabricating semiconductor device |
| US6140161A (en) * | 1997-06-06 | 2000-10-31 | Nec Corporation | Semiconductor integrated circuit device and method for making the same |
| KR100285187B1 (ko) * | 1997-06-06 | 2001-04-02 | 가네꼬 히사시 | 반도체집적회로장치및그제조방법 |
| US6414357B1 (en) | 1998-06-05 | 2002-07-02 | Nec Corporation | Master-slice type semiconductor IC device with different kinds of basic cells |
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| Publication number | Publication date |
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| JP3218511B2 (ja) | 2001-10-15 |
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