JPS607126A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS607126A JPS607126A JP58114237A JP11423783A JPS607126A JP S607126 A JPS607126 A JP S607126A JP 58114237 A JP58114237 A JP 58114237A JP 11423783 A JP11423783 A JP 11423783A JP S607126 A JPS607126 A JP S607126A
- Authority
- JP
- Japan
- Prior art keywords
- film
- substrate
- heat treatment
- diffusion layer
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の鳩する技術分野〕
この発明は、半導体装置の製造方法に係り、特に半導体
基板上に、イオン注入する工程を含む半導体装置の製造
方法に関する。
基板上に、イオン注入する工程を含む半導体装置の製造
方法に関する。
近年、半導体集積回路の高集積化が進み、素子寸法は、
ますます小さくなって来ている。すなわぢ、拡散層は、
より浅く、配線は、より細くなることが要求されている
。
ますます小さくなって来ている。すなわぢ、拡散層は、
より浅く、配線は、より細くなることが要求されている
。
半導体集積回路では、現在、拡散層の形成は、半導体基
板に不純物をイオンとして注入した後に、９００〜１０
００’Ｏの高温熱処理することによって活性化させる方
法が行なわれている。この篩温熱処理工程は、拡散層を
形成すると同時に、その後、拡散層上に形成する金属配
線との間の接触抵抗を下げて、オーミック接触を得る役
割も果している。
板に不純物をイオンとして注入した後に、９００〜１０
００’Ｏの高温熱処理することによって活性化させる方
法が行なわれている。この篩温熱処理工程は、拡散層を
形成すると同時に、その後、拡散層上に形成する金属配
線との間の接触抵抗を下げて、オーミック接触を得る役
割も果している。
しかし、この高温熱処理工程は、拡散層を深くしすぎて
しまい、要求の強くなっているより浅い拡散層を形成す
ることは難しい。
しまい、要求の強くなっているより浅い拡散層を形成す
ることは難しい。
本発明は、上述した問題点を改善したもので、イオンを
注入した後に、７００°Ｃ以下の低温で熱処理すること
で要求されている浅い拡散層を形成すると同時に、その
後、拡散層上に形成する金属配線との間でオーミック接
触を得ることを目的とする。
注入した後に、７００°Ｃ以下の低温で熱処理すること
で要求されている浅い拡散層を形成すると同時に、その
後、拡散層上に形成する金属配線との間でオーミック接
触を得ることを目的とする。
本発明は、牛導体基板上に絶縁保睦膜を形成し、該絶縁
膜を写真蝕刻法によりバターニングして半４体基板の一
部を膳呈させた構造に対して、基板の一部あるいは全面
にイオンを注入し、７００’Ｑ以上の低温熱処理するこ
とで、イオンを注入した基板と、該構造の上に形成する
金属膜との間でオーミック接触を得る方法を提供するも
のである。
膜を写真蝕刻法によりバターニングして半４体基板の一
部を膳呈させた構造に対して、基板の一部あるいは全面
にイオンを注入し、７００’Ｑ以上の低温熱処理するこ
とで、イオンを注入した基板と、該構造の上に形成する
金属膜との間でオーミック接触を得る方法を提供するも
のである。
従来は、上記の構造に対して、基板の一部あるいは、全
面にイオンとして、不純物を注入した場１、その後の９
００〜１０００°０の活性化熱処理工程によって、キャ
リア張度を増大させて、基板とその上に形成する金属配
線との間の接触抵抗を下げて、オーミック接触を得てい
た。
面にイオンとして、不純物を注入した場１、その後の９
００〜１０００°０の活性化熱処理工程によって、キャ
リア張度を増大させて、基板とその上に形成する金属配
線との間の接触抵抗を下げて、オーミック接触を得てい
た。
これに対して、本発明は、イオン注入した後の熱処理工
程を６５０ ’０以下にすることによって、イオン注入
時に基板表面に尋人された結晶欠陥。
程を６５０ ’０以下にすることによって、イオン注入
時に基板表面に尋人された結晶欠陥。
すなわち、空孔、格子間原子等を、完全に回復づせるこ
となしに、再結合中心を多いままにして、金属配線との
間の接触抵抗を下げて、オーミック接触を得ることを特
徴としている。したがって、注入するイオンは、不純物
とは眠らず、半得体基板それ目体と同じ材料をイオンと
して注入してオーミック接触を得ることもできる。
となしに、再結合中心を多いままにして、金属配線との
間の接触抵抗を下げて、オーミック接触を得ることを特
徴としている。したがって、注入するイオンは、不純物
とは眠らず、半得体基板それ目体と同じ材料をイオンと
して注入してオーミック接触を得ることもできる。
本発明によれば、浅い拡散層を、拡散層上の金属配線と
のオーミック接触を保ったまま、形成することができる
。そのだめに、素子の寸法を小さく抑えることが可能で
、＋ｒＡ＋路の集積度を上げることができ、今後開発が
予想される超高集積回路に利用することができる。
のオーミック接触を保ったまま、形成することができる
。そのだめに、素子の寸法を小さく抑えることが可能で
、＋ｒＡ＋路の集積度を上げることができ、今後開発が
予想される超高集積回路に利用することができる。
また、今後、集積度が上がるにつれて、ゲート配線桐料
として、高融点金属が使われる場合が増えると思われる
が、その場合、基板と金属との反応あるいは、金属の酸
化を防ぐ意味からゲート形成後は、あまり高温工程を通
すことができない。
として、高融点金属が使われる場合が増えると思われる
が、その場合、基板と金属との反応あるいは、金属の酸
化を防ぐ意味からゲート形成後は、あまり高温工程を通
すことができない。
したがって、金属ゲートをイオン注入のマスクとして用
いた場合の活性化熱処理として、本発明を応用すること
ができる。
いた場合の活性化熱処理として、本発明を応用すること
ができる。
以下、本発明を適用した実施例につき、図面を用いなが
ら詳細に説明する。
ら詳細に説明する。
第１図に示したのは、６〜８ΩのＰ型（１００）シリコ
ン基板を用いてＬＯＧＯ８工程で素子分離した後に、ヒ
素を加速電圧４． ＯＫｅＶで、３Ｘ１０ ｃｍ 注入
して、６００’Ｏ〜１０００″Ｏの各温度で熱処理を行
なって形成した砕鉱散層と、その拡散層上にスパッター
法によって形成したＡｌ−１％Ｓｉ配線との間の接触抵
抗を測定したものである。すなわち横軸に、各々の温度
で熱処理した時間、縦軸に接触抵抗の値を取ったもので
ある。曲線１〜５はそれぞれ熱処理温度が６００°０，
７００°ｃ、 ｓｏｏｏｏ、 ９００°Ｃ１１０００°
Ｃの場合である。
ン基板を用いてＬＯＧＯ８工程で素子分離した後に、ヒ
素を加速電圧４． ＯＫｅＶで、３Ｘ１０ ｃｍ 注入
して、６００’Ｏ〜１０００″Ｏの各温度で熱処理を行
なって形成した砕鉱散層と、その拡散層上にスパッター
法によって形成したＡｌ−１％Ｓｉ配線との間の接触抵
抗を測定したものである。すなわち横軸に、各々の温度
で熱処理した時間、縦軸に接触抵抗の値を取ったもので
ある。曲線１〜５はそれぞれ熱処理温度が６００°０，
７００°ｃ、 ｓｏｏｏｏ、 ９００°Ｃ１１０００°
Ｃの場合である。
このグラフかられかるように、１０００℃の高温熱処理
の場合には、注入したヒ素原子が、シリコン結晶格子点
に入って、キャリアの濃度が高くなることによって接触
抵抗は低い値になる。
の場合には、注入したヒ素原子が、シリコン結晶格子点
に入って、キャリアの濃度が高くなることによって接触
抵抗は低い値になる。
しかし、熱処理温度が低い場合でも、ヒ素注入時に破壊
された結晶が完全に回復していない場合は、再結合中心
が多く存在し、接触抵抗が低くなることがわかる。すな
わち、熱処理温度が６００°Ｃの場合、処理時間３０分
以上で、１０００’Ｏ熱処理の場合と同程度の２×１０
−６Ωｄの低い抵抗値を得ることができた。箇た。６０
０’Ｑよ）結晶構造の回りしやすい７００°Ｃの場合も
、短時間熱処理することにより、同様の接触抵抗値が得
られた。したがって、本発明のように７００ ’０以下
の温度の熱処理で、拡散層と金属配線との間のオーミッ
ク接触が可能である。
された結晶が完全に回復していない場合は、再結合中心
が多く存在し、接触抵抗が低くなることがわかる。すな
わち、熱処理温度が６００°Ｃの場合、処理時間３０分
以上で、１０００’Ｏ熱処理の場合と同程度の２×１０
−６Ωｄの低い抵抗値を得ることができた。箇た。６０
０’Ｑよ）結晶構造の回りしやすい７００°Ｃの場合も
、短時間熱処理することにより、同様の接触抵抗値が得
られた。したがって、本発明のように７００ ’０以下
の温度の熱処理で、拡散層と金属配線との間のオーミッ
ク接触が可能である。
第２図は、本発明を用いて作製したＭＯＳ ）ランジス
タの断面図である。すなわち、６〜８ΩのＰ型シリコン
基板をＬＯＧＯ８工程にしだがって熱酸化により、フィ
ールド酸化膜を形成し、写真蝕刻法により、素子領域を
つくる。再び１０００ ’Ｏｒ ０２中で熱酸化して、
厚さ４００Ｘのゲート酸化膜を形成し、その上にＬＰＣ
ＶＤ法により、３０００Ｘの多結晶シリコン膜を形成し
たのち、写真蝕刻法により、多結晶シリコンゲート電極
、およびゲート酸化膜を素子領域に形成する（ａ）。こ
の構造のまま、ヒ素を加速電圧４（ＩＫｅＶで、３ ｘ
１ ｇ１５．−２注入した後、６００’Ｑ、１８０分
の熱処理を行ない、浅い？拡散層をＪ１イ成する。さら
に５ｉ０２膜をＣＶＤ法により形成した後、反応性イオ
ンエツチングによりゲート側ＩＭＶＣ８ｒ ０２膜を残
す（ｂ）。この構造のまま、已巾法により、ソース・ド
レイン上、およびゲート電極上にＷ膜を選択的に形成す
る（ｃ）。この上ＶＣ、プラズマＣＶＤ法によりＳｉＯ
２膜をかぶせて、６００’０で熱処理したのち、コンタ
クトホールをあけて、アルミ配線をする（ｄ）。以上で
１＼ｌＤＳ ＦＥＴが完成するが、浅い層拡散層、高融
点金属フート配線で構成されており、寸法的に小さくす
ることができ、萬集積化することが可能である。′１．
た、拡散層を浅くすることで、抵抗が増える問題を、拡
散層上にＷをはりつけることで、解消する構造になって
いる。
タの断面図である。すなわち、６〜８ΩのＰ型シリコン
基板をＬＯＧＯ８工程にしだがって熱酸化により、フィ
ールド酸化膜を形成し、写真蝕刻法により、素子領域を
つくる。再び１０００ ’Ｏｒ ０２中で熱酸化して、
厚さ４００Ｘのゲート酸化膜を形成し、その上にＬＰＣ
ＶＤ法により、３０００Ｘの多結晶シリコン膜を形成し
たのち、写真蝕刻法により、多結晶シリコンゲート電極
、およびゲート酸化膜を素子領域に形成する（ａ）。こ
の構造のまま、ヒ素を加速電圧４（ＩＫｅＶで、３ ｘ
１ ｇ１５．−２注入した後、６００’Ｑ、１８０分
の熱処理を行ない、浅い？拡散層をＪ１イ成する。さら
に５ｉ０２膜をＣＶＤ法により形成した後、反応性イオ
ンエツチングによりゲート側ＩＭＶＣ８ｒ ０２膜を残
す（ｂ）。この構造のまま、已巾法により、ソース・ド
レイン上、およびゲート電極上にＷ膜を選択的に形成す
る（ｃ）。この上ＶＣ、プラズマＣＶＤ法によりＳｉＯ
２膜をかぶせて、６００’０で熱処理したのち、コンタ
クトホールをあけて、アルミ配線をする（ｄ）。以上で
１＼ｌＤＳ ＦＥＴが完成するが、浅い層拡散層、高融
点金属フート配線で構成されており、寸法的に小さくす
ることができ、萬集積化することが可能である。′１．
た、拡散層を浅くすることで、抵抗が増える問題を、拡
散層上にＷをはりつけることで、解消する構造になって
いる。
ル上、実施例として、ＭＯＳＦＥＴへの応用を示したが
、基板とその上の金属膜とオーミック接触を構成する半
導体素子であれば、本発明を応用することができる。た
とえば、あらかじめ、イオン注入後、高温熱処理で拡散
層を形成した後に、シリコン原子をさらにイオン注入し
て、結晶欠陥を導入して、接触抵抗を下げた構造の接合
、トランジスタを作ることもできる。
、基板とその上の金属膜とオーミック接触を構成する半
導体素子であれば、本発明を応用することができる。た
とえば、あらかじめ、イオン注入後、高温熱処理で拡散
層を形成した後に、シリコン原子をさらにイオン注入し
て、結晶欠陥を導入して、接触抵抗を下げた構造の接合
、トランジスタを作ることもできる。
以上のように本発明を用いれば、浅い拡散層と拡散層上
の金属配線との間でオーミック接触を得ることができ、
超高集積回路を製作することが可能となる。
の金属配線との間でオーミック接触を得ることができ、
超高集積回路を製作することが可能となる。
第１図は、拡散層の熱処理温度を変化させた場合の、拡
散層とその拡散層上に形成したＡｌ −１％Ｓｉ配線と
の間の接触抵抗を測定した結果を示す特性図、第２図は
、本発明によるＭＯＳＦＥＴの製造方法の一実施例を簡
略化して示す工程断面図である。 １−Ｐ型シリコン基板、２−フィールド酸化膜、３−ゲ
ート酸化膜、４−多結晶シリコン原子極、５ ゛−側壁
酸化膜、６−ｎ＋拡散層、７−タングステン層、８−酸
化膜、９−アルミ配線。
散層とその拡散層上に形成したＡｌ −１％Ｓｉ配線と
の間の接触抵抗を測定した結果を示す特性図、第２図は
、本発明によるＭＯＳＦＥＴの製造方法の一実施例を簡
略化して示す工程断面図である。 １−Ｐ型シリコン基板、２−フィールド酸化膜、３−ゲ
ート酸化膜、４−多結晶シリコン原子極、５ ゛−側壁
酸化膜、６−ｎ＋拡散層、７−タングステン層、８−酸
化膜、９−アルミ配線。
Claims (1)
- 半導体基板上に絶縁保護膜を形成し、該絶縁膜を写真蝕
刻法によりバターニングして半導体基板の一部を露呈さ
せた構造に対して、基板の一部あるいは、全面にイオン
を注入し、７００’Ｏ以下の温度で熱処理することで、
イオンを注入した基板と、該構造の上に形成する金属膜
との間でオーミック接触を得ることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114237A JPS607126A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58114237A JPS607126A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS607126A true JPS607126A (ja) | 1985-01-14 |
| JPH0510820B2 JPH0510820B2 (ja) | 1993-02-10 |
Family
ID=14632695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58114237A Granted JPS607126A (ja) | 1983-06-27 | 1983-06-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607126A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6295874A (ja) * | 1985-10-23 | 1987-05-02 | Sony Corp | 半導体装置の製造方法 |
| US5824588A (en) * | 1996-06-27 | 1998-10-20 | Winbond Electronics Corp. | Double spacer salicide MOS process and device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329668A (en) * | 1976-08-31 | 1978-03-20 | Nec Corp | Production of semiconductor device |
| JPS56146232A (en) * | 1980-02-27 | 1981-11-13 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
-
1983
- 1983-06-27 JP JP58114237A patent/JPS607126A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329668A (en) * | 1976-08-31 | 1978-03-20 | Nec Corp | Production of semiconductor device |
| JPS56146232A (en) * | 1980-02-27 | 1981-11-13 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6295874A (ja) * | 1985-10-23 | 1987-05-02 | Sony Corp | 半導体装置の製造方法 |
| US5824588A (en) * | 1996-06-27 | 1998-10-20 | Winbond Electronics Corp. | Double spacer salicide MOS process and device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0510820B2 (ja) | 1993-02-10 |
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