JPH0459782B2 - - Google Patents
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- Publication number
- JPH0459782B2 JPH0459782B2 JP57193411A JP19341182A JPH0459782B2 JP H0459782 B2 JPH0459782 B2 JP H0459782B2 JP 57193411 A JP57193411 A JP 57193411A JP 19341182 A JP19341182 A JP 19341182A JP H0459782 B2 JPH0459782 B2 JP H0459782B2
- Authority
- JP
- Japan
- Prior art keywords
- well
- layer
- semiconductor layer
- conductivity type
- high concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体集積回路に関し、特に相補型
MOS回路（CMOS回路）を有する半導体メモリ
及び半導体集積回路に関する。
MOS回路（CMOS回路）を有する半導体メモリ
及び半導体集積回路に関する。
相補型MOS構造（CMOS構造）を有し、同一
ウエル内の同一導電型MOSトランジスタでメモ
リセルを構成したCMOSメモリセル回路を第１
図に、同CMOS構造の断面模式図を第２図に示
す。第１図において、１３〜１６はｎチヤネル
MOSFET、１７，１８は高抵抗ポリシリコン、
１９，２０は記憶ノード、１０はワード線、１
１，１２はデータ線である。第２図において、１
はｎ型のSi基板で、ｐチヤネルMOSFETは４，
５なるｐ型高濃度不純物領域をそれぞれドレイ
ン、ソースとして、６をゲートとして形成され
る。ｎチヤネルMOSFETは、２なるｐ型ウエル
内に７，８なるｎ型高濃度不純物領域をそれぞれ
ドレイン、ソースとして、９をゲートとして形成
される。６，９を接続して入力端子とし、５，７
を接続して出力端子、４を電源端子、８を接地端
子とすれば、CMOSインバータ回路を構成する
ことができ、メモリ周辺回路部の主構成素子とし
て用いられる。一方メモリセルは３なるｐ型ウエ
ル内に、２１，２２，２３なるｎ型高濃度不純物
領域をドレインまたはソースとし、２４，２５を
ゲートとするMOSFETにより構成される。２７
は高抵抗ポリシリコン、２５はワード線、２６は
データ線である。ｎ型高濃度不純物領域２２が記
憶ノードとなつており、第１図の１９，２０に対
応している。
ウエル内の同一導電型MOSトランジスタでメモ
リセルを構成したCMOSメモリセル回路を第１
図に、同CMOS構造の断面模式図を第２図に示
す。第１図において、１３〜１６はｎチヤネル
MOSFET、１７，１８は高抵抗ポリシリコン、
１９，２０は記憶ノード、１０はワード線、１
１，１２はデータ線である。第２図において、１
はｎ型のSi基板で、ｐチヤネルMOSFETは４，
５なるｐ型高濃度不純物領域をそれぞれドレイ
ン、ソースとして、６をゲートとして形成され
る。ｎチヤネルMOSFETは、２なるｐ型ウエル
内に７，８なるｎ型高濃度不純物領域をそれぞれ
ドレイン、ソースとして、９をゲートとして形成
される。６，９を接続して入力端子とし、５，７
を接続して出力端子、４を電源端子、８を接地端
子とすれば、CMOSインバータ回路を構成する
ことができ、メモリ周辺回路部の主構成素子とし
て用いられる。一方メモリセルは３なるｐ型ウエ
ル内に、２１，２２，２３なるｎ型高濃度不純物
領域をドレインまたはソースとし、２４，２５を
ゲートとするMOSFETにより構成される。２７
は高抵抗ポリシリコン、２５はワード線、２６は
データ線である。ｎ型高濃度不純物領域２２が記
憶ノードとなつており、第１図の１９，２０に対
応している。
ところで、メモリのパツケージ材料中の不純物
より放射されるα粒子が、上記CMOSスタテイ
ツクRAMにおいてもソフトエラーを引きおこす
ことが指摘され、問題となつている。例えばメモ
リセルの上方よりα粒子が照射されると、その飛
跡２８に沿つてｐ型ウエル、３の中に電子正孔対
が生成される。記憶ノードが高電圧レベルにある
とき、生成された電子２９が記憶ノード２２の
n+拡散層に流入して同ノードの電圧レベルを下
げ、誤動作を生じる（ソフトエラー）。
より放射されるα粒子が、上記CMOSスタテイ
ツクRAMにおいてもソフトエラーを引きおこす
ことが指摘され、問題となつている。例えばメモ
リセルの上方よりα粒子が照射されると、その飛
跡２８に沿つてｐ型ウエル、３の中に電子正孔対
が生成される。記憶ノードが高電圧レベルにある
とき、生成された電子２９が記憶ノード２２の
n+拡散層に流入して同ノードの電圧レベルを下
げ、誤動作を生じる（ソフトエラー）。
本発明はこのような誤動作を未然に防ぐ
CMOS構造に関するもので、その要点はα粒子
によて励起された電子（または正孔）が記憶ノー
ドに集められる効率（Collection Efficiency）を
低下させることにある。
CMOS構造に関するもので、その要点はα粒子
によて励起された電子（または正孔）が記憶ノー
ドに集められる効率（Collection Efficiency）を
低下させることにある。
本発明はCollection Efficiencyを低下させるた
めに、第３図に示すように、記憶ノードのn+拡
散層、３１をウエルに形成し、ウエル表面、３２
よりも深い部分のウエル内にp+層、３３を形成
し、このp+層に隣接してその下方のウエル内に
ｐ層、３４を有することを特徴としている。α粒
子によつて励起された電子、３５の記憶ノード、
３１への流入は、前記p+層とｐ層との境界、３
６に形成されるポテンシヤル障壁により効果的に
阻止できる。このとき前記p+層とｐ層の間の不
純物濃度の比は102以上とする。この構造ではp+
層に隣接してその下方にｐ層を有するため、この
ｐ層を十分厚くとることにより、ウエルを深くす
ること及び、p+−ｐ層間境界の深さをなるべく
浅くすることを同時に実現できる。ウエルを深く
することは、第２図領域７，２，１で構成される
寄生バイポーラ、トランジスタのベース幅を厚く
することになり、結果として同トランジスタの
hFEを低減できる。これは第２図領域７，２，１
にて形成されるトランジスタ及び領域５，１，２
にて形成されるトランジスタで構成されるサイリ
スタの動作の始動（ラツチアツプ）を防止する効
果をもつ。一方、p+−ｐ層境界、３６の深さを
浅くすることにより、α粒子の飛跡３７に沿つて
生成した電子のなかで３６の境界のポテンシヤル
障壁によつて反射されるものの割合が増加し、結
果として、Collection Efficiencyを低減できる。
また、本発明ではp+層がウエル表面よりも深い
部分に形成されているため、MOSトランジスタ
のチヤネル形成部分の不純物濃度を制御してしき
い電圧を適正化できる。
めに、第３図に示すように、記憶ノードのn+拡
散層、３１をウエルに形成し、ウエル表面、３２
よりも深い部分のウエル内にp+層、３３を形成
し、このp+層に隣接してその下方のウエル内に
ｐ層、３４を有することを特徴としている。α粒
子によつて励起された電子、３５の記憶ノード、
３１への流入は、前記p+層とｐ層との境界、３
６に形成されるポテンシヤル障壁により効果的に
阻止できる。このとき前記p+層とｐ層の間の不
純物濃度の比は102以上とする。この構造ではp+
層に隣接してその下方にｐ層を有するため、この
ｐ層を十分厚くとることにより、ウエルを深くす
ること及び、p+−ｐ層間境界の深さをなるべく
浅くすることを同時に実現できる。ウエルを深く
することは、第２図領域７，２，１で構成される
寄生バイポーラ、トランジスタのベース幅を厚く
することになり、結果として同トランジスタの
hFEを低減できる。これは第２図領域７，２，１
にて形成されるトランジスタ及び領域５，１，２
にて形成されるトランジスタで構成されるサイリ
スタの動作の始動（ラツチアツプ）を防止する効
果をもつ。一方、p+−ｐ層境界、３６の深さを
浅くすることにより、α粒子の飛跡３７に沿つて
生成した電子のなかで３６の境界のポテンシヤル
障壁によつて反射されるものの割合が増加し、結
果として、Collection Efficiencyを低減できる。
また、本発明ではp+層がウエル表面よりも深い
部分に形成されているため、MOSトランジスタ
のチヤネル形成部分の不純物濃度を制御してしき
い電圧を適正化できる。
以下、本発明の第１の実施例を第３図により説
明する。第３図の第２図と異なるところはｎ型Si
基板、３８に形成したｐ型ウエル（深さ〜5μｍ）
内にp+層、３３が形成されていることである。
このp+層を形成する方法を以下に述べる。
明する。第３図の第２図と異なるところはｎ型Si
基板、３８に形成したｐ型ウエル（深さ〜5μｍ）
内にp+層、３３が形成されていることである。
このp+層を形成する方法を以下に述べる。
第４図に示すように、ｐウエル４２を拡散した
あと、Si表面上にSiO2層４６、ホトレジスト層
４５をつけ、所望の部分にまどを開けたあと、こ
のまどを通してボロンイオンを高エネルギーで打
ちこんでp+層、４３を形成する。打ち込みエネ
ルギーを150KeVとすると、深さRP〜0.42μｍ、
層厚〜0.16μｍのp+層が実現できる。p+層とｐ型
ウエルの不純物濃度の比は102以上とするのが良
い。イオン打ち込み後、レーザ光を照射して、ド
ース量の分布を保つたままｐ型Si表面層の結晶性
を回復する（レーザアニーリング）。1000MWの
ルビーレーザ光を照射すれば表面から深さ0.3〜
0.5μｍの領域の結晶性を回復できる。
あと、Si表面上にSiO2層４６、ホトレジスト層
４５をつけ、所望の部分にまどを開けたあと、こ
のまどを通してボロンイオンを高エネルギーで打
ちこんでp+層、４３を形成する。打ち込みエネ
ルギーを150KeVとすると、深さRP〜0.42μｍ、
層厚〜0.16μｍのp+層が実現できる。p+層とｐ型
ウエルの不純物濃度の比は102以上とするのが良
い。イオン打ち込み後、レーザ光を照射して、ド
ース量の分布を保つたままｐ型Si表面層の結晶性
を回復する（レーザアニーリング）。1000MWの
ルビーレーザ光を照射すれば表面から深さ0.3〜
0.5μｍの領域の結晶性を回復できる。
このようにしてｐ型ウエル４２の表面よりも深
い部分（深さ〜0.4μｍ）にp+層４３を形成するこ
とができる。また本発明ではp+層下方のｐ層を
十分厚くとり、ｐウエル深さを5μｍとしている
ため、ラツチアツプがきわめて起こりにくくなつ
ている。
い部分（深さ〜0.4μｍ）にp+層４３を形成するこ
とができる。また本発明ではp+層下方のｐ層を
十分厚くとり、ｐウエル深さを5μｍとしている
ため、ラツチアツプがきわめて起こりにくくなつ
ている。
本発明の第２の実施例を第５図により説明す
る。第５図において、５１はｎ型のSi基板で、ｐ
チヤネルMOSFETは５２，５３なるｐ型高濃度
不純物領域をそれぞれドレイン、ソースとして、
５４をゲートとして形成される。ｎチヤネル
MOSFETは、５５なるｐ型ウエル内に、５６，
５７なるｎ型高濃度不純物領域をそれぞれドレイ
ン、ソースとして、５８をゲートとして形成され
る。５４，５８を接続して入力端子とし、５３，
５６を接続して出力端子、５２を電源端子、５７
を接地端子とすれば、CMOSインバータ回路を
構成することができ、メモリ周辺回路部の主構成
素子として用いられる。ウエル５５内において、
p+層５９をウエル表面よりも深い部分に形成し
て、周辺回路部へのα粒子誘起雑音電子の流入を
阻止している。一方メモリセルはｐ型ウエル６０
内に６１，６２，６３なるｎ型高濃度不純物領域
をドレインまたはソースとし、６４，６５をゲー
トとするMOS型電界効果トランジスタにより構
成される。ここで、ウエル６０内において、p+
層６６をウエル表面よりもやや深く、またp+層
５９より浅い部分に形成して、記憶ノード、６２
へのα粒子誘起雑音電子の流入を阻止している。
またこの実施例では記憶ノードのn+拡散層、６
２に該p+層６６を接して形成しているため、記
憶ノードの容量CPが増加し、それだけソフトエ
ラーが起こりにくくなつている。一方、メモリ周
辺回路部のCMOSインバータ回路を構成すると
ころのｎチヤネルMOSFETのドレインであるｎ
型高不純物濃度領域５６はｐ型ウエル５５中の
p+層５９と実質的に非接触となるため、このド
レインの容量の増大が防止されメモリ周辺回路部
を高速動作させることが可能となる。６７は高抵
抗ポリシリコン、６５はワード線、６３はデータ
線である。p+層６６、及び５９の製法は第一の
実施例の場合と同様である。p+層６６をボロン
イオンの打ち込みによつて形成する際の打ち込み
エネルギーを90KeVとすると、RP〜0.27μｍ、層
厚0.13μｍのp+層、６６が実現できる。p+層５９
をボロンイオンの打ち込みによつて形成する際の
打ち込みエネルギーを150KeVとすると、RP〜
0.42μｍ、層厚〜0.16μｍのp+層、５９が実現でき
る。
る。第５図において、５１はｎ型のSi基板で、ｐ
チヤネルMOSFETは５２，５３なるｐ型高濃度
不純物領域をそれぞれドレイン、ソースとして、
５４をゲートとして形成される。ｎチヤネル
MOSFETは、５５なるｐ型ウエル内に、５６，
５７なるｎ型高濃度不純物領域をそれぞれドレイ
ン、ソースとして、５８をゲートとして形成され
る。５４，５８を接続して入力端子とし、５３，
５６を接続して出力端子、５２を電源端子、５７
を接地端子とすれば、CMOSインバータ回路を
構成することができ、メモリ周辺回路部の主構成
素子として用いられる。ウエル５５内において、
p+層５９をウエル表面よりも深い部分に形成し
て、周辺回路部へのα粒子誘起雑音電子の流入を
阻止している。一方メモリセルはｐ型ウエル６０
内に６１，６２，６３なるｎ型高濃度不純物領域
をドレインまたはソースとし、６４，６５をゲー
トとするMOS型電界効果トランジスタにより構
成される。ここで、ウエル６０内において、p+
層６６をウエル表面よりもやや深く、またp+層
５９より浅い部分に形成して、記憶ノード、６２
へのα粒子誘起雑音電子の流入を阻止している。
またこの実施例では記憶ノードのn+拡散層、６
２に該p+層６６を接して形成しているため、記
憶ノードの容量CPが増加し、それだけソフトエ
ラーが起こりにくくなつている。一方、メモリ周
辺回路部のCMOSインバータ回路を構成すると
ころのｎチヤネルMOSFETのドレインであるｎ
型高不純物濃度領域５６はｐ型ウエル５５中の
p+層５９と実質的に非接触となるため、このド
レインの容量の増大が防止されメモリ周辺回路部
を高速動作させることが可能となる。６７は高抵
抗ポリシリコン、６５はワード線、６３はデータ
線である。p+層６６、及び５９の製法は第一の
実施例の場合と同様である。p+層６６をボロン
イオンの打ち込みによつて形成する際の打ち込み
エネルギーを90KeVとすると、RP〜0.27μｍ、層
厚0.13μｍのp+層、６６が実現できる。p+層５９
をボロンイオンの打ち込みによつて形成する際の
打ち込みエネルギーを150KeVとすると、RP〜
0.42μｍ、層厚〜0.16μｍのp+層、５９が実現でき
る。
すなわち、第５図の実施例の右側のメモリ周辺
回路部用のＰ型ウエル領域５５は一般に不純物拡
散で形成されるので、Ｐ型ウエル領域５５の不純
物拡散によるＰ型不純物の濃度分布は図６の曲線
５５に示すように、半導体基板表面から内部に向
かつて単調に減少するような分布となる。
回路部用のＰ型ウエル領域５５は一般に不純物拡
散で形成されるので、Ｐ型ウエル領域５５の不純
物拡散によるＰ型不純物の濃度分布は図６の曲線
５５に示すように、半導体基板表面から内部に向
かつて単調に減少するような分布となる。
一方、このメモリ周辺回路部用のＰ型ウエル領
域５５の内部のＰ型高濃度不純物半導体層５９は
一般にイオン打ち込みによつて形成されるので、
Ｐ型高濃度不純物半導体層５９の濃度分布は図６
の曲線５９に示すように、半導体基板内部でピー
クを持つような分布となる。
域５５の内部のＰ型高濃度不純物半導体層５９は
一般にイオン打ち込みによつて形成されるので、
Ｐ型高濃度不純物半導体層５９の濃度分布は図６
の曲線５９に示すように、半導体基板内部でピー
クを持つような分布となる。
従つて、Ｐ型高濃度不純物半導体層５９の形成
のためのイオン打込み後のＰ型ウエル領域５５の
Ｐ型不純物の濃度分布は不純物拡散による分布５
５とイオン打込みによる分布５９とを足算した曲
線Lpのようになる。
のためのイオン打込み後のＰ型ウエル領域５５の
Ｐ型不純物の濃度分布は不純物拡散による分布５
５とイオン打込みによる分布５９とを足算した曲
線Lpのようになる。
第７図に示すようにメモリセル部のＰ型ウエル
領域６０、Ｐ型高濃度不純物半導体層６６の足算
によるＰ型不純物濃度分布はLpの如くなり、ま
たMOSトランジスタのドレイン・ソース領域６
１，６２，６３の不純物の濃度分布はLn６１，
６２，６３の如くなるため、深さXjのPN接合に
はかなり高い濃度のＰ型高濃度不純物半導体層が
接触しており、メモリセルの記憶ノードにはＮ＋
−Ｐ＋接合による大きなノード容量が形成され、
ソフトエラーが起こりにくくなることが理解でき
る。
領域６０、Ｐ型高濃度不純物半導体層６６の足算
によるＰ型不純物濃度分布はLpの如くなり、ま
たMOSトランジスタのドレイン・ソース領域６
１，６２，６３の不純物の濃度分布はLn６１，
６２，６３の如くなるため、深さXjのPN接合に
はかなり高い濃度のＰ型高濃度不純物半導体層が
接触しており、メモリセルの記憶ノードにはＮ＋
−Ｐ＋接合による大きなノード容量が形成され、
ソフトエラーが起こりにくくなることが理解でき
る。
これに対して、メモリ周辺回路部用のMOSト
ランジスタのドレイン・ソース領域５６，５７の
Ｎ型不純物の分布は第６図の曲線Ln５６，５７
に示すようになるので、ドレイン・ソース領域５
６，５７とＰ型ウエル領域５５との間のPN接合
は図６の深さXjの場所となり、この深さXjのPN
接合には第６図の曲線Lpのうち網かけを施した
部分で示すように高濃度不純物半導体層が実質的
に非接触となつているため、高濃度不純物半導体
層を作るためのイオン打込みによつてXjにおけ
るPN接合のＰ型不純物半導体層の濃度は若干上
昇するが、それらよるMOSトランジスタの寄生
容量の増加はわずかであり、周辺回路の動作速度
の低下をおさえることが理解できる。
ランジスタのドレイン・ソース領域５６，５７の
Ｎ型不純物の分布は第６図の曲線Ln５６，５７
に示すようになるので、ドレイン・ソース領域５
６，５７とＰ型ウエル領域５５との間のPN接合
は図６の深さXjの場所となり、この深さXjのPN
接合には第６図の曲線Lpのうち網かけを施した
部分で示すように高濃度不純物半導体層が実質的
に非接触となつているため、高濃度不純物半導体
層を作るためのイオン打込みによつてXjにおけ
るPN接合のＰ型不純物半導体層の濃度は若干上
昇するが、それらよるMOSトランジスタの寄生
容量の増加はわずかであり、周辺回路の動作速度
の低下をおさえることが理解できる。
以上に述べてきたように、本発明はメモリセル
の記憶ノードのn+拡散層（深さ〜0.3μｍ）をウエ
ルに形成し、該ウエル表面よりも深い部分のウエ
ル内にp+層を形成し（深さ〜0.4μｍ）、このp+層
に隣接してその下方のウエル内にｐ層（厚さ〜
4.6μｍ）を有する。この構造の効果は以下のよう
である。本構造はウエル内の浅い部分にp+層を
有し、その下方に十分厚いｐ層を有するため、α
粒子が励起した電子が記憶ノードに流入する効率
（Collection Efficiency）を十分小さくでき、か
つラツチアツプがきわめて起こりにくくなつてい
る。さらに、P+層がウエル表面よりも深い部分
に形成されているため、MOSトランジスタのチ
ヤネル形成部分の不純物濃度を低い値に保つてし
きい電圧を適正化できる。
の記憶ノードのn+拡散層（深さ〜0.3μｍ）をウエ
ルに形成し、該ウエル表面よりも深い部分のウエ
ル内にp+層を形成し（深さ〜0.4μｍ）、このp+層
に隣接してその下方のウエル内にｐ層（厚さ〜
4.6μｍ）を有する。この構造の効果は以下のよう
である。本構造はウエル内の浅い部分にp+層を
有し、その下方に十分厚いｐ層を有するため、α
粒子が励起した電子が記憶ノードに流入する効率
（Collection Efficiency）を十分小さくでき、か
つラツチアツプがきわめて起こりにくくなつてい
る。さらに、P+層がウエル表面よりも深い部分
に形成されているため、MOSトランジスタのチ
ヤネル形成部分の不純物濃度を低い値に保つてし
きい電圧を適正化できる。
したがつて本発明の耐α性の強いCMOSスタ
テイツクRAMの素子構造としてきわめて有用で
ある。
テイツクRAMの素子構造としてきわめて有用で
ある。
第１図はCMOSメモリセル回路図、第２図は
同CMOS構造の断面模式図、第３図は本発明の
一実施例のCMOSスタテイツクRAMの素子構造
を示す図、第４図は第１の実施例の製法例を示す
図である。第５図は本発明の別の実施例の
CMOSスタテイツクRAMの素子構造を示す図、
第６図および第７図は第５図の実施例のメモリ周
辺回路部およびメモリセル部の不純物濃度分布を
示す図である。 ３８，５１……n+型基板、５２，５３……p+
層、５４，５８，６４……ゲート電極、５５，６
０，３４……ｐ型ウエル、５６，５７，６１，６
３……n+層、３１，６２……記憶ノード。
同CMOS構造の断面模式図、第３図は本発明の
一実施例のCMOSスタテイツクRAMの素子構造
を示す図、第４図は第１の実施例の製法例を示す
図である。第５図は本発明の別の実施例の
CMOSスタテイツクRAMの素子構造を示す図、
第６図および第７図は第５図の実施例のメモリ周
辺回路部およびメモリセル部の不純物濃度分布を
示す図である。 ３８，５１……n+型基板、５２，５３……p+
層、５４，５８，６４……ゲート電極、５５，６
０，３４……ｐ型ウエル、５６，５７，６１，６
３……n+層、３１，６２……記憶ノード。
Claims (1)
- 【特許請求の範囲】 １ 第一導電型の半導体領域を有する半導体基板
内に設けた第二導電型ウエルの表面領域に、第一
導電型の高濃度不純物領域によつてソース、ドレ
インが形成されてなるメモリ用MOSトランジス
タを有し、 該基板表面よりも深い部分の上記ウエル内に第
二導電型で上記ウエルよりも高濃度に不純物を含
有する高濃度不純物半導体層を有し、 該高濃度不純物半導体層に隣接してその下方の
ウエル内に第二導電型半導体層を有し、 上記第二導電型ウエルに形成された上記メモリ
用MOSトランジスタはメモリセルを構成し、該
メモリセル用の上記メモリ用MOSトランジスタ
の上記ソース又はドレインとなる上記第一導電型
の高濃度不純物領域と接するように上記高濃度不
純物半導体層が上記ウエル内に形成され、 上記半導体基板に設けられた他の第二導電型ウ
エルの表面領域に第一導電型の他の高濃度不純物
領域によつてソース、ドレインが形成されてなる
メモリ周辺回路部用のMOSトランジスタを有し、 上記高濃度不純物半導体層よりもさらに深い部
分の上記他のウエル内に第二導電型で前記他のウ
エルよりも高濃度に不純物を含有する他の高濃度
不純物半導体層を有してなり、 上記他のウエル内において上記メモリ周辺回路
部用の上記MOSトランジスタの上記ソース又は
ドレインと実質的に非接触となる如く上記他の高
濃度不純物半導体層が形成されてなることを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193411A JPS5984461A (ja) | 1982-11-05 | 1982-11-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57193411A JPS5984461A (ja) | 1982-11-05 | 1982-11-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984461A JPS5984461A (ja) | 1984-05-16 |
| JPH0459782B2 true JPH0459782B2 (ja) | 1992-09-24 |
Family
ID=16307508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57193411A Granted JPS5984461A (ja) | 1982-11-05 | 1982-11-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984461A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6286755A (ja) * | 1985-10-11 | 1987-04-21 | Mitsubishi Electric Corp | 半導体メモリ |
| JP2702909B2 (ja) * | 1986-04-23 | 1998-01-26 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2002353413A (ja) | 2001-05-28 | 2002-12-06 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5310984A (en) * | 1976-07-17 | 1978-01-31 | Mitsubishi Electric Corp | Complementary type mos integrated circuit |
| JPS5389681A (en) * | 1977-01-19 | 1978-08-07 | Hitachi Ltd | Mis type semiconductor device |
| JPS5764962A (en) * | 1980-10-09 | 1982-04-20 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit device and its manufacture |
-
1982
- 1982-11-05 JP JP57193411A patent/JPS5984461A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5984461A (ja) | 1984-05-16 |
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