JPH046026B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 アドレス・カウンタを内蔵する複数のメモリ・
ユニツトに対してデータが格納されるように構成
されたデータ処理装置において、夫々のメモリ・
ユニツトに格納されるデータを他メモリ・ユニツ
トに格納されるデータと組み合わせて書き込みデ
ータとして書き込んでおくように構成し、内蔵さ
れているアドレス・カウンタが非所望にスタツク
した場合にも、パリテイ・チエツク回路によりチ
エツクできるようにしたことが開示されている。

〔産業上の利用分野〕

本発明は、メモリ・エラー・チエツク処理方
式、特にアドレス・カウンタを内蔵するメモリ・
ユニツトが複数個存在するデータ処理装置におい
て、各メモリ・ユニツトとに対する書き込みデー
タに工夫をこらして、アドレス・カウンタの非所
望なスタツクに対してもパリテイ・チエツク回路
によりチエツクできるようにしたメモリ・エラ
ー・チエツク方式に関する。

〔従来の技術〕

従来から、第３図図示の如く、例えば２つのメ
モリ・ユニツト１−０と１−１とが用意され、ｎ
ビツトとデータ（同一でも異種でもさしつかえな
い）A_o，B_o……が、メモリ・セル２−０と２−
１とに夫々格納され、内蔵するアドレス・カウン
タ３−０と３−１とによつて夫々同期して読み出
され、処理に利用することが行われる。上記の如
き場合に、夫々のメモリ・ユニツト１−０と１−
１とから読み出されてロードされるデータに対し
て、夫々パリテイ・チエツク回路４−０と４−１
とをもうけ、当該データについてエラーの有無を
チエツクするようにされる。

〔発明が解決しようとする問題点〕

上記の如き構成の場合に、個々のメモリ・ユニ
ツト１−０や１−１における書き込みや読み出し
に当たつて、データにエラーが発生した際には、
上記パリテイ・チエツク回路４−０や４−１によ
つてチエツクできる。

しかし、例えばメモリ・ユニツト１−０に内蔵
されるアドレス・カウンタ３−０が歩進不能とな
る如きスタツク状態になつたとしても、パリテ
イ・チエツク回路４−０は、これを検出できな
い。即ち、第３図図示の如く、アドレス・カウン
タ３−０がスタツク状態となつてカウント値が
「１」のままの状態となり、一方アドレス・カウ
ンタ３−１は正常にカウント値が「２」に進んだ
としても、メモリ・ユニツト１−０はデータA_o
を出力し、一方メモリ・ユニツト１−１はデータ
B_oを出力するだけで、夫々のデータA_oやB_o自体
のパリテイがくずれていないために、パリテイ・
チエツク回路４−０，４−１はエラーを検知でき
ない。

〔問題点を解決するための手段〕

本発明は上記の点を解決するものであり、格納
対象となるデータを、複数個のメモリ・ユニツト
にわたつて分配するようにして、パリテイ・チエ
ツク回路によつて検知できるようにしている。

第１図は本発明の原理構成図を示す。図中の符
号１−０，１−１は夫々メモリ・ユニツト、２−
０，２−１は夫々メモリ・セル、３−０，３−１
は夫々アドレス・カウンタ、４−０，４−１は
夫々パリテイ・チエツク回路、５は書き込みデー
タ分配部、６は読み出しデータ編集部を表してい
る。

図示の場合、メモリ・ユニツト１−０に格納さ
れようとするデータについてはハツチングをほど
こしており、メモリ・ユニツト１−１に格納され
ようとするデータについてはハツチングをほどこ
していないが、夫々のメモリ・ユニツトにおける
メモリ・セルに対して書き込むに当たつて、書き
込みデータ分配部５が次のようにデータを分配し
て、夫々のメモリ・セルに書き込ませるようにす
る。即ち、ハツチングをほどこしたデータ（ｎビ
ツト分）のうちのｍビツト分をメモリ・ユニツト
１−０用として取り込むと共に、ハツチングをほ
どこしていないデータ（ｎビツト分）のうちの
（ｎ−ｍ）ビツト分をメモリ・ユニツト１−０用
として取り込むようにする。メモリ・ユニツト１
−１用の場合もそれに対応している。

また読み出しに当たつては、読み出しデータ編
集部６が、ハツチングをほどこしたデータを集め
て、メモリ・ユニツト１−０からのロード・デー
タとし、またハツチングをほどこしていないデー
タを集めて、メモリ・ユニツト１−１からのロー
ド・データとして、利用装置側に供給する。

〔作用〕

第１図図示の場合において、アドレス・カウン
タ３−０が値「１」のままにスタツクし、アドレ
ス・カウンタ３−１が値「２」に歩進したとする
と、メモリ・ユニツト１−０からのロード・デー
タは、 () メモリ・セル２−０におけるアドレス
「１」から読み出されたデータにおけるｍビツ
ト分（A_n）と、 () メモリ・セル２−１におけるアドレス
「２」から読み出されたデータにおける（ｎ−
ｍ）ビツト分（B_o-n）と、 が組み合わされたものとなる。またメモリ・ユニ
ツト１−１からのロード・データも、 () メモリ・セル２−１におけるアドレス
「２」から読み出されたデータにおけるｍビツ
ト分（B_n）と、 () メモリ・セル２−０におけるアドレス
「１」から読み出されたデータにおける（ｎ−
ｍ）ビツト分（A_o-n）と、 が組み合わされたものとなる。したがつて、これ
らの組み合わせ状態の下では、少なくともいずれ
か一方のパリテイ・チエツク回路４−０および／
または４−１において、パリテイ・エラーとして
検出される。

〔実施例〕

第２図はメモリ・ユニツトの一実施例構成を示
す。図中の符号１−ｉ，２−ｉ，３−ｉは夫々第
１図に対応している。また７−ｉは選択回路、８
−ｉはアドレス・ラツチ、９−ｉは行デコーダ、
１０−ｉは列デコーダ兼データ・リード／ライト
回路、１１−ｉはリード・データ・バツフア、１
２−ｉはライト・データ・ラツチを表している。

アドレス・カウンタ３−ｉが歩進されつつ、メ
モリ・セル２−ｉに書き込まれているデータが読
み出されるものとする。この場合、カウンタ３−
ｉの内容がアドレス・ラツチ８−ｉにセツトさ
れ、行デコーダ９−ｉと列デコーダ兼データ・リ
ード／ライト回路１０−ｉとによつて、上記内容
に対応したアドレス位置がアクセスされ、メモ
リ・セル２−ｉからデータが読み出され、デー
タ・バツフア１１−ｉにセツトされる。そして、
アドレス・カウンタ３−ｉの内容が歩進される
と、対応したアドレス位置からデータが読み出さ
れてくる。

データを書き込む場合にも、アドレス・カウン
タ３−ｉの内容あるいは外部からの指示によつ
て、アドレス情報がアドレス・ラツチ８−ｉにセ
ツトされる。そしてライト・データ・ラツチ１２
−ｉにセツトされた書き込みデータがメモリ・セ
ル２−ｉ上の対応するアドレス位置に書き込まれ
る。

本発明において、メモリ・ユニツトに内蔵され
ているアドレス・カウンタと呼んでいるのは、第
２図図示のアドレス・カウンタ３−ｉを指してい
る。

〔発明の効果〕

以上説明した如く本発明によれば、メモリ・ユ
ニツトに内蔵されるアドレス・カウンタにおける
エラーを、メモリ・ユニツトからのロード・デー
タのエラーを検出するパリテイ・チエツク回路に
よつて検知することができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、第２図は本発明
に用いるメモリ・ユニツトの一実施例構成、第３
図は従来の構成を示す。 図中、１−ｉはメモリ・ユニツト、２−ｉはメ
モリ・セル、３−ｉはアドレス・カウンタ、４−
ｉはパリテイ・チエツク回路を表す。

Claims (1)

1. 【特許請求の範囲】 １ 少なくともメモリ・セル２−ｉとアドレス・
   カウンタ３−ｉとが内蔵されるメモリ・ユニツト
   １−ｉが複数個存在すると共に、当該複数個のメ
   モリ・ユニツト１−ｉの夫々に対してデータが格
   納されるよう構成され、上記夫々のメモリ・ユニ
   ツト１−ｉからの読み出されたロード・データに
   対して夫々パリテイ・チエツク回路４−ｉによる
   エラー・チエツクが行われるデータ処理装置にお
   いて、 上記夫々のメモリ・ユニツト１−ｉに対して格
   納されるｎビツトの格納データを、m₁ビツトの
   データ、m₂ビツトのデータ……に区分し、自己
   メモリ・ユニツト１−ｉに格納されるデータ中の
   m₁ビツトと他メモリ・ユニツト１−ｉに格納さ
   れるデータ中のm₂ビツト、……とを組み合わせ
   て書き込みデータとして書き込む書き込みデータ
   分配部５と、 上記自己に内蔵するアドレス・カウンタ３−ｉ
   の内容にもとづいて上記メモリ・ユニツト１−ｉ
   から読み出されるｎビツトの読み出しデータを、
   m₁ビツトのデータ、m₂ビツトのデータ、……に
   区分し、自己メモリ・ユニツト１−ｉから読み出
   された読み出しデータ中のm₁ビツトと他メモ
   リ・ユニツト１−ｊから読み出された読み出しデ
   ータ中のm₂ビツト……とを組み合わせてロー
   ド・データとしてロードする読み出しデータ編集
   部６と、 当該読み出しデータ編集部６によつて編集され
   た結果のロード・データについて、上記パリテ
   イ・チエツク回路４−ｉがエラー・チエツクを行
   うように構成されてなる ことを特徴とするメモリ・エラー・チエツク処理
   方式。