JPH046089B2 - - Google Patents
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- JPH046089B2 JPH046089B2 JP58171382A JP17138283A JPH046089B2 JP H046089 B2 JPH046089 B2 JP H046089B2 JP 58171382 A JP58171382 A JP 58171382A JP 17138283 A JP17138283 A JP 17138283A JP H046089 B2 JPH046089 B2 JP H046089B2
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- JP
- Japan
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- gaas
- film
- based compound
- compound semiconductor
- ions
- Prior art date
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- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
- H10D30/0616—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made before the completion of the source and drain regions, e.g. gate-first processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
- H10D64/0125—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors characterised by the sectional shape, e.g. T or inverted T
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、GaAs系化合物半導体装置の製造方
法に関し、特にそのオーミツク電極と素子間配線
の製造方法に関する。
法に関し、特にそのオーミツク電極と素子間配線
の製造方法に関する。
（従来技術）
GaAs系化合物半導体装置、例えばGaAs
MESFETにおいては、一般にオーミツク接触予
定領域のn+型GaAs領域内の表面にAuGeを被着
し、400℃〜450℃の温度のアニールによつて
GaAsとAuGeとを合金化し、これによつてオー
ミツク接触を形成している。しかし、このアニー
ルを行うと、GaAsとAuGeとの界面に凸凹が生
じ、GaAs基板表面の均質性が劣化し、また
AuGe表面にはボールアツプが生じることがあ
る。
MESFETにおいては、一般にオーミツク接触予
定領域のn+型GaAs領域内の表面にAuGeを被着
し、400℃〜450℃の温度のアニールによつて
GaAsとAuGeとを合金化し、これによつてオー
ミツク接触を形成している。しかし、このアニー
ルを行うと、GaAsとAuGeとの界面に凸凹が生
じ、GaAs基板表面の均質性が劣化し、また
AuGe表面にはボールアツプが生じることがあ
る。
また、配線材としては一般にTi／Pt／Auある
いはTi／Auの多層構成が用いられるが400℃以
上の熱処理を行うとAuGe中Auと配線材中のTi
とが反応し、またボールアツプ防止のためにオー
ミツク電極材をAuGe／Ni／Auの３層構成にし
た場合にはその最上層のAuと配線材中のTiとが
反応し、配線材の表面並びにオーミツク電極と配
線材との界面におけるモホロジー（状態）が悪化
し（例えば接触抵抗が増大し）、オーミツク処理
後は400℃以上のプロセスは前記の配線材とオー
ミツク材との反応により適当ではない。
いはTi／Auの多層構成が用いられるが400℃以
上の熱処理を行うとAuGe中Auと配線材中のTi
とが反応し、またボールアツプ防止のためにオー
ミツク電極材をAuGe／Ni／Auの３層構成にし
た場合にはその最上層のAuと配線材中のTiとが
反応し、配線材の表面並びにオーミツク電極と配
線材との界面におけるモホロジー（状態）が悪化
し（例えば接触抵抗が増大し）、オーミツク処理
後は400℃以上のプロセスは前記の配線材とオー
ミツク材との反応により適当ではない。
（発明の目的）
本発明は、GaAs系化合物半導体基板とオーミ
ツク電極とのオーミツク接触を得ること、及び界
面劣化のない、又オーミツク電極の表面モホロジ
ーの劣化を防止したオーミツク電極及び配線を形
成し、耐熱性、安定性の優れたGaAs系化合物半
導体装置を提供することを目的とするものであ
る。
ツク電極とのオーミツク接触を得ること、及び界
面劣化のない、又オーミツク電極の表面モホロジ
ーの劣化を防止したオーミツク電極及び配線を形
成し、耐熱性、安定性の優れたGaAs系化合物半
導体装置を提供することを目的とするものであ
る。
（実施例）
第１図ないし第４図は本発明をGaAs
MESFETに適用した実施例の工程説明図である。
MESFETに適用した実施例の工程説明図である。
まず第１図に示すように、GaAs半絶縁性基板
１、その基板１中に形成したn+型打込領域２、
ｎ型打込FET活性層３、Ｗ−Al材質のシヨツト
キーゲート電極４及び絶縁膜としてのSiO2膜５
からなるものを作成する。
１、その基板１中に形成したn+型打込領域２、
ｎ型打込FET活性層３、Ｗ−Al材質のシヨツト
キーゲート電極４及び絶縁膜としてのSiO2膜５
からなるものを作成する。
次に第２図に示すように、オーミツク電極を形
成する予定領域において、SiO2膜を開口し、次
いでGeを500Å程度の厚さに蒸着し、そのGe膜
６を電極形状にパターンニングする。この状態に
おいてはGe膜は非晶質かまたは多結晶化してい
るため、通常は絶縁物かｐ型となつている。
成する予定領域において、SiO2膜を開口し、次
いでGeを500Å程度の厚さに蒸着し、そのGe膜
６を電極形状にパターンニングする。この状態に
おいてはGe膜は非晶質かまたは多結晶化してい
るため、通常は絶縁物かｐ型となつている。
次に第２図に示した構成において、このGe膜
６の膜厚方向中央にピークを持つようにｎ型不純
物であるAsをイオン注入法によりピーク濃度が
約1020cm-3以上になるように打込む。
６の膜厚方向中央にピークを持つようにｎ型不純
物であるAsをイオン注入法によりピーク濃度が
約1020cm-3以上になるように打込む。
次に第３図で示すようにGe膜６中のAsイオン
の活性化を行うために、高融点配線材金属である
Ｗ−Al膜７で全面を被覆し800℃程度の温度で20
分間のアニールを行う。
の活性化を行うために、高融点配線材金属である
Ｗ−Al膜７で全面を被覆し800℃程度の温度で20
分間のアニールを行う。
以上の工程により、Ge膜６は高濃度n++型とな
り下部のn+型GaAs層２とオーミツク接触とな
る。
り下部のn+型GaAs層２とオーミツク接触とな
る。
次に第４図に示すように、Ｗ−Al膜７を配線
パターン状に加工し、パツドのSiO2膜５を選択
的に除去することにより、FETは作製される。
パターン状に加工し、パツドのSiO2膜５を選択
的に除去することにより、FETは作製される。
第５図は、第２図に示したAsイオン注入工程
におけるAsイオンの濃度プロフアイル８を示す
ものであり、横軸はn+GaAs／GeのGe表面から
の深さであり、縦軸はイオン濃度である。
におけるAsイオンの濃度プロフアイル８を示す
ものであり、横軸はn+GaAs／GeのGe表面から
の深さであり、縦軸はイオン濃度である。
（発明の効果）
以上説明したように、本発明ではオーミツク電
極材としてGeを用い、そのGe膜の膜厚方向中央
付近でAsイオン濃度がピークとなるようにイオ
ン注入してその熱処理を行つているため、この
Asイオンによる効果はGe膜を高濃度のｎ型にす
ることのみに寄与し、GaAs系基板に対するAsイ
オンの影響はない。また、Asイオンが注入され
たGe膜のアニールは高融点配線材金属を被覆し
て行つているため、GeからのAs及びGe自体の蒸
発は防止される。
極材としてGeを用い、そのGe膜の膜厚方向中央
付近でAsイオン濃度がピークとなるようにイオ
ン注入してその熱処理を行つているため、この
Asイオンによる効果はGe膜を高濃度のｎ型にす
ることのみに寄与し、GaAs系基板に対するAsイ
オンの影響はない。また、Asイオンが注入され
たGe膜のアニールは高融点配線材金属を被覆し
て行つているため、GeからのAs及びGe自体の蒸
発は防止される。
これらの理由によつて、Ge／GaAs界面状態、
Ge／Ｗ−Al界面状態及び表面モホロジーは非常
に良く、更に電極及び配線の層構成も簡易であ
り、耐熱性、安定性の優れたGaAs系化合物半導
体装置を得られるという利点がある。
Ge／Ｗ−Al界面状態及び表面モホロジーは非常
に良く、更に電極及び配線の層構成も簡易であ
り、耐熱性、安定性の優れたGaAs系化合物半導
体装置を得られるという利点がある。
（応用分野）
本発明は、耐熱性を有するオーミツク材及び配
線材料による素子の製造方法を示しているもので
あり、例えば、アナログ、GaAs FET及び
GaAsICなどへ利用した場合には、信頼性の高い
デバイスが実現可能となる。
線材料による素子の製造方法を示しているもので
あり、例えば、アナログ、GaAs FET及び
GaAsICなどへ利用した場合には、信頼性の高い
デバイスが実現可能となる。
第１図ないし第４図は本発明の実施例による
MESFETの構造断面図、第５図は本発明におけ
るn+GaAs上のn+Geの表面からのAsイオンの濃
度プロフアイル図である。 １……半絶縁性GaAs基板、２……n+型GaAs
層、３……ｎ型GaAs層、４……ゲート電極、５
……SiO2絶縁膜、６……Ge膜、７……Ｗ−Al被
覆、８……Asイオンの濃度プロフアイル。
MESFETの構造断面図、第５図は本発明におけ
るn+GaAs上のn+Geの表面からのAsイオンの濃
度プロフアイル図である。 １……半絶縁性GaAs基板、２……n+型GaAs
層、３……ｎ型GaAs層、４……ゲート電極、５
……SiO2絶縁膜、６……Ge膜、７……Ｗ−Al被
覆、８……Asイオンの濃度プロフアイル。
Claims (1)
- 【特許請求の範囲】 １ GaAs系化合物半導体基板にイオンを注入し
て複数の素子をつくる工程と、前記素子間を配線
する工程とを含むGaAs系化合物半導体装置の製
造方法において、オーミツク電極を形成する予定
のn+型領域表面に薄膜半導体材料であるGe膜を
被着形成させる工程と、 不純物濃度分布が当該Ge膜の膜厚方向中央付
近で最大となるように当該Ge膜にAsイオンを高
濃度にイオン注入する工程と、 その後、高融点配線材料金属を前記Ge膜を含
む全面に被着させ、アニールする工程とを含む
GaAs系化合物半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171382A JPS6064430A (ja) | 1983-09-19 | 1983-09-19 | ＧａＡｓ系化合物半導体装置の製造方法 |
| US06/602,578 US4540446A (en) | 1983-09-19 | 1984-04-20 | Method of forming ohmic contact on GaAs by Ge film and implanting impurity ions therethrough |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58171382A JPS6064430A (ja) | 1983-09-19 | 1983-09-19 | ＧａＡｓ系化合物半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6064430A JPS6064430A (ja) | 1985-04-13 |
| JPH046089B2 true JPH046089B2 (ja) | 1992-02-04 |
Family
ID=15922140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58171382A Granted JPS6064430A (ja) | 1983-09-19 | 1983-09-19 | ＧａＡｓ系化合物半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6064430A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666454B2 (ja) * | 1985-04-23 | 1994-08-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | ▲ｉｉｉ▼―▲ｖ▼族半導体デバイス |
| JPS62205622A (ja) * | 1986-03-06 | 1987-09-10 | Agency Of Ind Science & Technol | オ−ミツク接触の形成方法 |
| EP0267799B1 (en) * | 1986-11-12 | 1993-08-18 | Diafoil Hoechst Co., Ltd | Shrinkable polyester film |
| US4983653A (en) * | 1986-11-12 | 1991-01-08 | Diafoil Company, Ltd. | Polyester shrinkable film containing benzotriazole |
| JPH0750781B2 (ja) * | 1987-03-18 | 1995-05-31 | 富士通株式会社 | 化合物半導体集積回路装置 |
-
1983
- 1983-09-19 JP JP58171382A patent/JPS6064430A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6064430A (ja) | 1985-04-13 |
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